F-Tile Interlaken Intel FPGA IP ဒီဇိုင်း Example
အမြန်စတင်လမ်းညွှန်
F-Tile Interlaken Intel® FPGA IP core သည် simulation testbench ကိုထောက်ပံ့ပေးသည်။ Hardware ဒီဇိုင်း exampစုစည်းမှုနှင့် ဟာ့ဒ်ဝဲစမ်းသပ်ခြင်းတို့ကို ပံ့ပိုးပေးသော le Intel Quartus® Prime Pro Edition ဆော့ဖ်ဝဲလ်ဗားရှင်း 21.4 တွင် ရရှိနိုင်ပါသည်။ ဒီဇိုင်းထုတ်တဲ့အခါမှာ exampparameter editor သည် အလိုအလျောက် ဖန်တီးပေးပါသည်။ fileဒီဇိုင်းကို ပုံဖော်ရန်၊ စုစည်းရန်နှင့် စမ်းသပ်ရန် လိုအပ်သည်။
testbench နှင့် ဒီဇိုင်း example သည် F-tile စက်ပစ္စည်းများအတွက် NRZ နှင့် PAM4 မုဒ်ကို ပံ့ပိုးပေးသည်။ F-Tile Interlaken Intel FPGA IP core သည် ဒီဇိုင်းဟောင်းကို ထုတ်ပေးသည်။ampလမ်းသွားအရေအတွက်နှင့် ဒေတာနှုန်းထားများ၏ အောက်ပါပံ့ပိုးပေးထားသော ပေါင်းစပ်မှုအတွက် les။
လမ်းကြောင်းအရေအတွက်နှင့် ဒေတာနှုန်းထားများ၏ ပေါင်းစပ်မှုများကို IP ပံ့ပိုးထားသည်။
အောက်ပါပေါင်းစပ်မှုများကို Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲဗားရှင်း 21.3 တွင် ပံ့ပိုးထားပါသည်။ အခြားပေါင်းစပ်မှုများအားလုံးကို Intel Quartus Prime Pro Edition ၏ အနာဂတ်ဗားရှင်းတွင် ပံ့ပိုးပေးပါမည်။
|
လမ်းသွယ်အရေအတွက် |
လမ်းသွားနှုန်း (Gbps) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | ဟုတ်ကဲ့ | – | ဟုတ်ကဲ့ | ဟုတ်ကဲ့ | – |
| 6 | – | – | – | ဟုတ်ကဲ့ | ဟုတ်ကဲ့ |
| 8 | – | – | ဟုတ်ကဲ့ | ဟုတ်ကဲ့ | – |
| 10 | – | – | ဟုတ်ကဲ့ | ဟုတ်ကဲ့ | – |
| 12 | – | ဟုတ်ကဲ့ | ဟုတ်ကဲ့ | ဟုတ်ကဲ့ | – |
ပုံ 1.Development Steps for the Design Example
မှတ်ချက် - ဟာ့ဒ်ဝဲစုစည်းမှုနှင့် စမ်းသပ်ခြင်း Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲလ်ဗားရှင်း 21.4 တွင် ရနိုင်ပါသည်။
F-Tile Interlaken Intel FPGA IP core ဒီဇိုင်း example သည် အောက်ပါအင်္ဂါရပ်များကို ပံ့ပိုးပေးသည်-
- အတွင်း TX မှ RX အမှတ်စဉ်လှည့်ပတ်မုဒ်
- ပုံသေအရွယ်အစား အစုံလိုက်များကို အလိုအလျောက်ထုတ်ပေးသည်။
- အခြေခံ packet စစ်ဆေးခြင်းစွမ်းရည်
- ပြန်လည်စမ်းသပ်ခြင်းရည်ရွယ်ချက်အတွက် ဒီဇိုင်းကို ပြန်လည်သတ်မှတ်ရန် System Console ကို အသုံးပြုနိုင်သည်။
ပုံ 2.High-level Block Diagram
ဆက်စပ်အချက်အလက်
- F-Tile Interlaken Intel FPGA IP အသုံးပြုသူလမ်းညွှန်
- F-Tile Interlaken Intel FPGA IP ထုတ်ဝေမှုမှတ်စုများ
Hardware နှင့် Software လိုအပ်ချက်များ
ရည်းစားဟောင်းကို စမ်းသပ်ရန်ample ဒီဇိုင်း၊ အောက်ပါ ဟာ့ဒ်ဝဲနှင့် ဆော့ဖ်ဝဲလ်ကို အသုံးပြုပါ။
- Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲဗားရှင်း 21.3
- စနစ်ကွန်ဆိုး
- ပံ့ပိုးထားသော Simulator-
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE သို့မဟုတ် Questa*
မှတ်ချက် - ဒီဇိုင်းဟောင်းအတွက် ဟာ့ဒ်ဝဲပံ့ပိုးမှုample Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲလ်ဗားရှင်း 21.4 တွင် ရရှိနိုင်ပါသည်။
ဒီဇိုင်းဖန်တီးခြင်း။
ပုံ ၇။ လုပ်ထုံးလုပ်နည်း
ဒီဇိုင်းဟောင်းကို ထုတ်လုပ်ရန် ဤအဆင့်များကို လိုက်နာပါ။ample နှင့် testbench:
- Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲတွင်၊ နှိပ်ပါ။ File ➤ New Project Wizard သည် Intel Quartus Prime ပရောဂျက်အသစ်ကို ဖန်တီးရန် သို့မဟုတ် နှိပ်ပါ။ File ➤ လက်ရှိ Intel Quartus Prime ပရောဂျက်ကိုဖွင့်ရန် ပရောဂျက်ကိုဖွင့်ပါ။ wizard သည် သင့်အား စက်ပစ္စည်းတစ်ခုကို သတ်မှတ်ရန် တောင်းဆိုသည်။
- စက်ပစ္စည်း မိသားစု Agilex ကို သတ်မှတ်ပြီး သင့်ဒီဇိုင်းအတွက် F-Tile ပါသော စက်ပစ္စည်းကို ရွေးချယ်ပါ။
- IP Catalog တွင်၊ F-Tile Interlaken Intel FPGA IP ကို ရှာဖွေပြီး နှစ်ချက်နှိပ်ပါ။ New IP Variant ဝင်းဒိုး ပေါ်လာသည်။
- ထိပ်တန်းအဆင့်အမည်ကို သတ်မှတ်ပါ။ သင်၏ စိတ်ကြိုက် IP ကွဲပြားမှုအတွက်။ ကန့်သတ်ချက်တည်းဖြတ်သူသည် IP ကွဲပြားမှု ဆက်တင်များကို a တွင် သိမ်းဆည်းသည်။ file အမည်ရှိ .ip
- OK ကိုနှိပ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်မှုပေါ်လာသည်။
ပုံ ၃ampဒီဇိုင်း Tab
6. IP တက်ဘ်တွင်၊ သင်၏ IP core ကွဲလွဲမှုအတွက် ဘောင်များကို သတ်မှတ်ပါ။
7. အဂတထွက၊ample Design tab၊ testbench ကိုထုတ်လုပ်ရန် Simulation option ကိုရွေးချယ်ပါ။
မှတ်ချက်- Synthesis option သည် hardware ex အတွက်ဖြစ်သည်။ample ဒီဇိုင်း၊ Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲဗားရှင်း 21.4 တွင် ရရှိနိုင်ပါသည်။
8. Generated HDL ဖော်မတ်အတွက်၊ Verilog နှင့် VHDL ရွေးချယ်မှုနှစ်ခုစလုံးကို ရနိုင်သည်။
9. Generate Ex ကိုနှိပ်ပါ။ample ဒီဇိုင်း။ အထွကို ရွေးပါ။ample Design Directory window ပေါ်လာသည်။
10. ဒီဇိုင်းကို မွမ်းမံလိုပါက exampပြထားသော ပုံသေများမှ le လမ်းညွှန်လမ်းကြောင်း သို့မဟုတ် အမည် (ilk_f_0_example_design) ၊ လမ်းကြောင်းအသစ်ကိုရှာဖွေပြီး ဒီဇိုင်းအသစ် ex ကိုရိုက်ထည့်ပါ။ample လမ်းညွှန်အမည်။
၂၊ OK ကိုိံပ်ြပ။ ။
မှတ်ချက် - F-Tile Interlaken တွင် Intel FPGA IP ဒီဇိုင်း exampSystemPLL သည် အလိုအလျောက်ချက်ချင်းလုပ်ဆောင်ပြီး F-Tile Interlaken Intel FPGA IP core သို့ ချိတ်ဆက်ထားသည်။ ဒီဇိုင်းဟောင်းရှိ SystemPLL အထက်အောက်လမ်းကြောင်းample သည်
example_design.test_env_inst.test_dut.dut.pll
ဒီဇိုင်းဟောင်းရှိ SystemPLLample သည် တူညီသော 156.26 MHz ရည်ညွှန်းနာရီကို Transceiver အဖြစ် မျှဝေထားသည်။
လမ်းညွှန်ဖွဲ့စည်းပုံ
F-Tile Interlaken Intel FPGA IP core သည် အောက်ပါတို့ကို ထုတ်ပေးပါသည်။ files for the design example-
ပုံ 5. လမ်းညွှန်ဖွဲ့စည်းပုံ
ဇယား ၁။ Hardware Design Example File ဖော်ပြချက်
ဒါတွေ files ထဲမှာရှိတယ်။ample_installation_dir>/ilk_f_0_example_design လမ်းညွှန်။
| File အမည်များ | ဖော်ပြချက် |
| example_design.qpf | Intel Quartus Prime ပရောဂျက် file. |
| example_design.qsf | Intel Quartus Prime ပရောဂျက် ဆက်တင်များ file |
| example_design.sdc ညtag_timeing_template.sdc | Synopsys ဒီဇိုင်းကန့်သတ်ချက် file. သင့်ကိုယ်ပိုင်ဒီဇိုင်းအတွက် ကူးယူပြင်ဆင်နိုင်ပါသည်။ |
| sysconsole_testbench.tcl | အဓိက file System Console ကိုဝင်ရောက်ရန် |
မှတ်ချက် - ဒီဇိုင်းဟောင်းအတွက် ဟာ့ဒ်ဝဲပံ့ပိုးမှုample Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲလ်ဗားရှင်း 21.4 တွင် ရရှိနိုင်ပါသည်။
ဇယား 3. Testbench File ဖော်ပြချက်
ဒီ file ၌ရှိသည်။ample_installation_dir>/ilk_f_0_example_design/ example_design/rtl လမ်းညွှန်။
| File နာမည် | ဖော်ပြချက် |
| top_tb.sv | ထိပ်တန်းအဆင့်စမ်းသပ်ခုံ file. |
ဇယား 4. Testbench Scripts
ဒါတွေ files ထဲမှာရှိတယ်။ample_installation_dir>/ilk_f_0_example_design/ example_design/testbench လမ်းညွှန်
| File နာမည် | ဖော်ပြချက် |
| run_vcs.sh | Testbench ကိုလည်ပတ်ရန် Synopsys VCS script |
| run_vcsmx.sh | Testbench ကိုလည်ပတ်ရန် Synopsys VCS MX script |
| run_mentor.tcl | Testbench ကိုလည်ပတ်ရန် Siemens EDA ModelSim SE သို့မဟုတ် Questa script |
ဒီဇိုင်း Ex ကို အတုယူခြင်း။ample Testbench
ပုံ 6. လုပ်ထုံးလုပ်နည်း
စမ်းသပ်ခုံတန်းလျားကို အတုယူရန် ဤအဆင့်များကို လိုက်နာပါ-
- command prompt တွင်၊ testbench simulation directory သို့ပြောင်းပါ။ လမ်းညွှန်လမ်းကြောင်းကample_installation_dir>/example_design/ စမ်းသပ်ခုံ။
- သင်နှစ်သက်ရာ ပံ့ပိုးပေးထားသော Simulator အတွက် သရုပ်ပြခြင်း script ကိုဖွင့်ပါ။ ဇာတ်ညွှန်းသည် ပေါင်းစပ်ပြီး စမ်းသပ်ခုံတန်းကို စီစစ်စက်တွင် လုပ်ဆောင်သည်။ သရုပ်ဖော်မှု ပြီးသည်နှင့် သင့် script သည် SOP နှင့် EOP အရေအတွက် ကိုက်ညီမှုရှိမရှိ စစ်ဆေးသင့်ပါသည်။
ဇယား ၁။ သရုပ်သကန်ကို လုပ်ဆောင်ရန် အဆင့်များ
| Simulator | ညွှန်ကြားချက်များ |
|
VCS |
command line တွင်၊ ရိုက်ထည့်ပါ။
sh run_vcs.sh |
|
VCS MX |
command line တွင်၊ ရိုက်ထည့်ပါ။
sh run_vcsmx.sh |
|
ModelSim SE သို့မဟုတ် Questa |
command line တွင်၊ ရိုက်ထည့်ပါ။
vsim -do run_mentor.tcl ModelSim GUI ကို မထည့်သွင်းဘဲ အတုယူလိုပါက၊
vsim -c -do run_mentor.tcl |
3. ရလဒ်များကိုခွဲခြမ်းစိတ်ဖြာပါ။ အောင်မြင်သော simulation သည် packets များကိုပေးပို့လက်ခံပြီး "Test PASSED" ကိုပြသသည်။
ဒီဇိုင်းဟောင်းအတွက် စမ်းသပ်ခုံampအောက်ပါတာဝန်များကို ပြီးမြောက်စေပါသည်။
- F-Tile Interlaken Intel FPGA IP core ကို Instantiates ။
- PHY အခြေအနေကို ပရင့်ထုတ်ပါ။
- metaframe synchronization (SYNC_LOCK) နှင့် word (block) နယ်နိမိတ်များ (WORD_LOCK) ကို စစ်ဆေးသည်။
- လမ်းကြောင်းတစ်ခုစီကို လော့ခ်ချပြီး ချိန်ညှိရန် စောင့်နေသည်။
- ထုပ်ပိုးမှုများကို စတင်သည်။
- ပက်ကေ့ဂျ်စာရင်းအင်းများကို စစ်ဆေးသည်-
- CRC24 အမှားများ
- SOPs
- EOPs
အောက်ပါ sample output သည် အောင်မြင်သော simulation စမ်းသပ်မှုကို သရုပ်ဖော်သည်-
ဒီဇိုင်းထွကို ပြုစုခြင်း၊ample
- ရည်းစားဟောင်းကို သေချာကြည့်ပါ။ampဒီဇိုင်းမျိုးဆက် ပြီးပါပြီ။
- Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲတွင်၊ Intel Quartus Prime ပရောဂျက်ကိုဖွင့်ပါ။ample_installation_dir>/example_design.qpf>။
- Processing menu တွင် Start Compilation ကိုနှိပ်ပါ။
ဒီဇိုင်းထွample ဖော်ပြချက်
ဒီဇိုင်းဟောင်းample Interlaken IP core ၏ လုပ်ဆောင်ချက်များကို သရုပ်ပြသည်။
ဒီဇိုင်းထွampအစိတ်အပိုင်းများ
ရည်းစားဟောင်းample ဒီဇိုင်းသည် စနစ်နှင့် PLL ရည်ညွှန်းနာရီများနှင့် လိုအပ်သော ဒီဇိုင်းအစိတ်အပိုင်းများကို ချိတ်ဆက်ပေးသည်။ ရည်းစားဟောင်းample ဒီဇိုင်းသည် internal loopback mode တွင် IP core ကို configure ပြီး IP core TX အသုံးပြုသူဒေတာလွှဲပြောင်းမှုအင်တာဖေ့စ်တွင် packets များကိုထုတ်ပေးသည်။ IP core သည် transceiver မှတဆင့် အတွင်းပိုင်း loopback လမ်းကြောင်းပေါ်တွင် ဤ packet များကို ပေးပို့သည်။
IP core လက်ခံသူသည် loopback လမ်းကြောင်းပေါ်ရှိ packet များကိုလက်ခံရရှိပြီးနောက်၊ ၎င်းသည် Interlaken packets များကိုလုပ်ဆောင်ပြီး RX အသုံးပြုသူဒေတာလွှဲပြောင်းခြင်းအင်တာဖေ့စ်တွင် ၎င်းတို့ကို ပို့လွှတ်သည်။ ရည်းစားဟောင်းample ဒီဇိုင်းသည် packet များကို လက်ခံရရှိပြီး transmission ကိုက်ညီမှုရှိမရှိ စစ်ဆေးပါသည်။
F-Tile Interlaken Intel IP ဒီဇိုင်းဟောင်းample တွင် အောက်ပါ အစိတ်အပိုင်းများ ပါဝင်သည်။
- F-Tile Interlaken Intel FPGA IP core
- Packet Generator နှင့် Packet Checker
- F-Tile ရည်ညွှန်းချက်စနစ် PLL နာရီများသည် Intel FPGA IP core ဖြစ်သည်။
Interface အချက်ပြမှုများ
Table 6. Design Example Interface အချက်ပြမှုများ
| ဆိပ်ကမ်းအမည် | ဦးတည်ချက် | အကျယ် (Bits) | ဖော်ပြချက် |
|
mgmt_clk |
ထည့်သွင်းခြင်း။ |
1 |
စနစ်နာရီထည့်သွင်းခြင်း။ နာရီကြိမ်နှုန်းသည် 100 MHz ဖြစ်ရမည်။ |
|
pll_ref_clk |
ထည့်သွင်းခြင်း။ |
1 |
Transceiver ရည်ညွှန်းနာရီ။ RX CDR PLL ကို မောင်းနှင်သည်။ |
| rx_pin | ထည့်သွင်းခြင်း။ | လမ်းသွယ်အရေအတွက် | လက်ခံသူ SERDES ဒေတာ ပင်နံပါတ် |
| tx_pin | အထွက် | လမ်းသွယ်အရေအတွက် | SERDES ဒေတာပင်နံပါတ်ကို ပို့ပါ။ |
| rx_pin_n(1) | ထည့်သွင်းခြင်း။ | လမ်းသွယ်အရေအတွက် | လက်ခံသူ SERDES ဒေတာ ပင်နံပါတ် |
| tx_pin_n(1) | အထွက် | လမ်းသွယ်အရေအတွက် | SERDES ဒေတာပင်နံပါတ်ကို ပို့ပါ။ |
|
mac_clk_pll_ref |
ထည့်သွင်းခြင်း။ |
1 |
ဤအချက်ပြမှုကို PLL မှ မောင်းနှင်ရမည်ဖြစ်ပြီး pll_ref_clk ကို မောင်းနှင်သည့် တူညီသော နာရီရင်းမြစ်ကို အသုံးပြုရပါမည်။
ဤအချက်ပြမှုကို PAM4 မုဒ် စက်ပစ္စည်း အမျိုးအစားများတွင်သာ ရနိုင်ပါသည်။ |
| usr_pb_reset_n | ထည့်သွင်းခြင်း။ | 1 | System ကိုပြန်လည်သတ်မှတ်။ |
(1) PAM4 မျိုးကွဲများတွင်သာ ရနိုင်သည်။
Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်ကိုလက်ဝယ်ထားသည်။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။
*အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။
မြေပုံကို စာရင်းသွင်းပါ။
မှတ်ချက် -
- ဒီဇိုင်းထွample register လိပ်စာသည် 0x20** ဖြင့် စတင်မည်ဖြစ်ပြီး Interlaken IP core မှတ်ပုံတင်လိပ်စာသည် 0x10** ဖြင့် စတင်သည်။
- F-tile PHY မှတ်ပုံတင်လိပ်စာသည် 0x30** ဖြင့် စတင်မည်ဖြစ်ပြီး F-tile FEC မှတ်ပုံတင်လိပ်စာသည် 0x40** ဖြင့် စတင်သည်။ FEC မှတ်ပုံတင်ခြင်းကို PAM4 မုဒ်တွင်သာ ရနိုင်သည်။
- ဝင်သုံးကုဒ်- RO—ဖတ်ရန်သာ၊ နှင့် RW—ဖတ်/ရေး။
- စနစ်ကွန်ဆိုးသည် ဒီဇိုင်းဟောင်းကို ဖတ်သည်။ampမျက်နှာပြင်ပေါ်တွင် မှတ်ပုံတင်ပြီး စမ်းသပ်မှုအခြေအနေကို အစီရင်ခံသည်။
Table 7. Design Example မြေပုံကို မှတ်ပုံတင်ပါ။
| နှိမ်သည်။ | နာမည် | သုံးစွဲခွင့် | ဖော်ပြချက် |
| ၈း၀၀ | လက်ဝယ်ရှိတယ်။ | ||
| ၈း၀၀ | လက်ဝယ်ရှိတယ်။ | ||
|
၈း၀၀ |
စနစ် PLL ပြန်လည်သတ်မှတ်ခြင်း။ |
RO |
အောက်ဖော်ပြပါ bit များသည် စနစ် PLL ပြန်လည်သတ်မှတ်ရန် တောင်းဆိုချက်တန်ဖိုးကို ဖွင့်ပေးသည်-
• ဘစ် [0] – sys_pll_rst_req • ဘစ် [1] – sys_pll_rst_en |
| ၈း၀၀ | RX လမ်းကြောကို ညှိထားသည်။ | RO | RX လမ်းကြော ချိန်ညှိမှုကို ညွှန်ပြသည်။ |
|
၈း၀၀ |
စကားလုံး သော့ခတ်ထားသည်။ |
RO |
[NUM_LANES–1:0] – စကားလုံး (ပိတ်ဆို့) နယ်နိမိတ် သတ်မှတ်ခြင်း |
| ၈း၀၀ | စင့်ခ်လုပ်ခြင်းကို သော့ခတ်ထားသည်။ | RO | [NUM_LANES–1:0] – Metaframe ထပ်တူပြုခြင်း။ |
| ၈း၀၆ မှ ၈း၀၉ | CRC32 အမှားအရေအတွက် | RO | CRC32 အမှားအယွင်းအရေအတွက်ကို ညွှန်ပြသည်။ |
| ၈း၀A | CRC24 အမှားအရေအတွက် | RO | CRC24 အမှားအယွင်းအရေအတွက်ကို ညွှန်ပြသည်။ |
|
8 နာရီ 0B |
Overflow/Underflow အချက်ပြမှု |
RO |
အောက်ပါအချက်များက ဖော်ပြသည်-
• ဘစ် [3] – TX စီးဆင်းမှုအချက်ပြမှု • ဘစ် [2] – TX ပြည့်လျှံအချက်ပြမှု • ဘစ် [1] – RX ပြည့်လျှံအချက်ပြမှု |
| 8'0C | SOP အရေအတွက် | RO | SOP အရေအတွက်ကို ဖော်ပြသည်။ |
| 8 နာရီ 0D | EOP အရေအတွက် | RO | EOP အရေအတွက်ကို ဖော်ပြသည်။ |
|
8'0E |
အမှားအယွင်း |
RO |
အောက်ပါ အမှားအယွင်း အရေအတွက်ကို ညွှန်ပြသည်-
• လမ်းသွားချိန်ညှိမှု ဆုံးရှုံးမှု •တရားမဝင်ထိန်းချုပ်မှုစကားလုံး • တရားမဝင်ဘောင်သွင်းသည့်ပုံစံ • ပျောက်ဆုံးနေသော SOP သို့မဟုတ် EOP ညွှန်ပြချက် |
| 8'h0F | send_data_mm_clk | RW | ဂျင်နရေတာ အချက်ပြမှုကို ဖွင့်ရန် 1 သို့ bit [0] ဟုရေးပါ။ |
|
၈း၀၀ |
စစ်ဆေးသူ အမှား |
checker error ကိုညွှန်ပြသည်။ (SOP ဒေတာအမှား၊ ချန်နယ်နံပါတ်အမှားနှင့် PLD ဒေတာအမှား) | |
| ၈း၀၀ | စနစ် PLL လော့ခ် | RO | Bit [0] သည် PLL လော့ခ်အညွှန်းကို ညွှန်ပြသည်။ |
|
၈း၀၀ |
TX SOP အရေအတွက် |
RO |
packet generator မှထုတ်ပေးသော SOP အရေအတွက်ကိုဖော်ပြသည်။ |
|
၈း၀၀ |
TX EOP အရေအတွက် |
RO |
packet generator မှထုတ်ပေးသော EOP အရေအတွက်ကိုဖော်ပြသည်။ |
| ၈း၀၀ | အဆက်မပြတ်ထုပ်ပိုး | RW | စဉ်ဆက်မပြတ်ပက်ကတ်ကိုဖွင့်ရန် 1 မှ bit [0] ကိုရေးပါ။ |
| ဆက်ရန်… | |||
| နှိမ်သည်။ | နာမည် | သုံးစွဲခွင့် | ဖော်ပြချက် |
| ၈း၀၀ | ECC အမှားရေတွက်ခြင်း။ | RO | ECC အမှားအယွင်း အရေအတွက်ကို ဖော်ပြသည်။ |
| ၈း၀၀ | ECC မှ အမှားအယွင်း အရေအတွက်ကို ပြုပြင်ထားသည်။ | RO | ပြုပြင်ထားသော ECC အမှားအယွင်း အရေအတွက်ကို ဖော်ပြသည်။ |
| ၈း၀၀ | tile_tx_rst_n | WO | အကွက်ကို TX အတွက် SRC သို့ ပြန်လည်သတ်မှတ်သည်။ |
| ၈း၀၀ | tile_rx_rst_n | WO | အကွက်ကို RX အတွက် SRC သို့ ပြန်လည်သတ်မှတ်သည်။ |
| ၈း၀၀ | tile_tx_rst_ack_n | RO | TX အတွက် SRC မှ အကွက်ပြန်လည်သတ်မှတ်ခြင်းကို အသိအမှတ်ပြုသည်။ |
| ၈း၀၀ | tile_rx_rst_ack_n | RO | RX အတွက် SRC မှ အကွက်ပြန်လည်သတ်မှတ်ခြင်း |
ပြန်လည်သတ်မှတ်ပါ။
F-Tile Interlaken Intel FPGA IP core တွင်၊ သင်သည် ပြန်လည်သတ်မှတ်ခြင်း (reset_n=0) ကို စတင်ပြီး IP core မှ ပြန်လည်သတ်မှတ်ခြင်း အသိအမှတ်ပြုမှု (reset_ack_n=0) ပြန်မလာမချင်း ဖိထားပါ။ ပြန်လည်သတ်မှတ်ခြင်းကို ဖယ်ရှားပြီးနောက် (reset_n=1)၊ ပြန်လည်သတ်မှတ်မှုကို အသိအမှတ်ပြုခြင်းသည် ၎င်း၏ကနဦးအခြေအနေသို့ ပြန်သွားပါသည်။
(reset_ack_n=1)။ ဒီဇိုင်းထဲမှာ example၊ rst_ack_sticky မှတ်ပုံတင်တစ်ခုသည် ပြန်လည်သတ်မှတ်ခြင်းကို အသိအမှတ်ပြုသည့် အထောက်အထားကို ကိုင်ဆောင်ထားပြီး ပြန်လည်သတ်မှတ်ခြင်းအား ဖယ်ရှားခြင်းအား အစပျိုးပေးသည် (reset_n=1)။ သင့်ဒီဇိုင်းလိုအပ်ချက်များနှင့် ကိုက်ညီမည့် အခြားနည်းလမ်းများကို အသုံးပြုနိုင်သည်။
အရေးကြီးသည်- အတွင်းပိုင်း အမှတ်စဉ် လှည့်ပတ်မှု လိုအပ်သည့် မည်သည့် အခြေအနေတွင်မဆို၊ သင်သည် F-tile ၏ TX နှင့် RX ကို သီးခြားစီ ခွဲထုတ်ရပါမည်။ နောက်ထပ်အချက်အလက်များအတွက် စနစ်ကွန်ဆိုးလ်ဇာတ်ညွှန်းကို ကိုးကားပါ။
ပုံ 7. NRZ မုဒ်တွင် Sequence ကို ပြန်လည်သတ်မှတ်ပါ။
ပုံ 8. PAM4 မုဒ်တွင် Sequence ကို ပြန်လည်သတ်မှတ်ပါ။
F-Tile Interlaken Intel FPGA IP ဒီဇိုင်း Example အသုံးပြုသူလမ်းညွှန် မော်ကွန်း
IP core ဗားရှင်းကို မဖော်ပြထားပါက၊ ယခင် IP core ဗားရှင်းအတွက် အသုံးပြုသူလမ်းညွှန်ကို အကျုံးဝင်ပါသည်။
| Intel Quartus Prime ဗားရှင်း | IP Core ဗားရှင်း | အသုံးပြုသူလမ်းညွှန် |
| 21.2 | 2.0.0 | F-Tile Interlaken Intel FPGA IP ဒီဇိုင်း Example အသုံးပြုသူလမ်းညွှန် |
F-Tile Interlaken Intel FPGA IP Design Ex အတွက် စာရွက်စာတမ်း ပြန်လည်ပြင်ဆင်မှု မှတ်တမ်းample အသုံးပြုသူလမ်းညွှန်
| စာရွက်စာတမ်းဗားရှင်း | Intel Quartus Prime ဗားရှင်း | IP ဗားရှင်း | အပြောင်းအလဲများ |
| 2021.10.04 | 21.3 | 3.0.0 | • လမ်းသွားနှုန်းအသစ်ပေါင်းစပ်မှုအတွက် ပံ့ပိုးမှု ထပ်ထည့်ထားသည်။ ပိုမိုသိရှိလိုပါက, ကိုးကားပါ။ ဇယား- လမ်းသွယ်အရေအတွက်နှင့် ဒေတာနှုန်း၏ IP ပံ့ပိုးပေးထားသည့် ပေါင်းစပ်မှုများ.
• ကဏ္ဍရှိ ပံ့ပိုးထားသော Simulator စာရင်းကို အပ်ဒိတ်လုပ်ခဲ့သည်- Hardware နှင့် Software လိုအပ်ချက်များ. • ကဏ္ဍတွင် အသစ်ပြန်လည်သတ်မှတ်ခြင်း မှတ်ပုံတင်မှုများကို ပေါင်းထည့်ထားသည်- မြေပုံကို စာရင်းသွင်းပါ။. |
| 2021.06.21 | 21.2 | 2.0.0 | ကနဦး ထုတ်ဝေမှု။ |
စာရွက်စာတမ်းများ / အရင်းအမြစ်များ
 |
intel F-Tile Interlaken Intel FPGA IP ဒီဇိုင်းထွample [pdf] အသုံးပြုသူလမ်းညွှန် F-Tile Interlaken Intel FPGA IP ဒီဇိုင်း Example၊ F-Tile၊ Interlaken Intel FPGA IP ဒီဇိုင်းထွample၊ Intel FPGA IP ဒီဇိုင်းထွample၊ IP ဒီဇိုင်းထွample၊ ဒီဇိုင်းထွample |
