intel Error Message Register Unloader FPGA IP

Error Message Register Unloader Intel® FPGA IP Core အသုံးပြုသူလမ်းညွှန်

Error Message Register Unloader Intel® FPGA IP core (altera_emr_unloader) သည် ပံ့ပိုးထားသော Intel FPGA စက်များတွင် မာကျောသော အမှားရှာဖွေခြင်း circuitry မှ အချက်အလက်များကို ဖတ်ပြီး သိမ်းဆည်းပါသည်။ စက်ပစ္စည်း EMR ကိုဖတ်ရန် Error Message Register Unloader IP core ၏ Avalon® Streaming (Avalon-ST) logic interface ကို သင်အသုံးပြုနိုင်ပါသည်။

ပုံ 1. Error Message Register Unloader Block Diagram

ဟာ့ဒ်ဝဲသည် EMR အကြောင်းအရာကို အပ်ဒိတ်လုပ်သောအခါ၊ IP core သည် ဖတ်ပြသည် (သို့မဟုတ်) EMR အကြောင်းအရာကို ဖယ်ထုတ်ပြီး အခြားယုတ္တိဗေဒ (ဥပမာ Intel FPGA Advanced SEU Detection IP core၊ Intel FPGA Fault Injection IP core သို့မဟုတ် အသုံးပြုသူ၏ ယုတ္တိဗေဒ) ကို ဝင်ရောက်ကြည့်ရှုခွင့်ပေးသည်။ EMR အကြောင်းအရာကို တစ်ပြိုင်နက်။

အင်္ဂါရပ်များ

• Intel FPGA စက်များအတွက် အမှားစာရင်းသွင်းထားသော မက်ဆေ့ခ်ျအကြောင်းအရာများကို ပြန်လည်ရယူပြီး သိမ်းဆည်းသည်။
• CRAM bits မပြောင်းလဲဘဲ EMR မှတ်ပုံတင်သည့် အကြောင်းအရာတန်ဖိုးကို ထိုးသွင်းခွင့်ပြုသည်။
• Avalon (-ST) ကြားခံ
• ကန့်သတ်ချက်တည်းဖြတ်သူ GUI ဖြင့် လွယ်ကူသောအချက်ပြခြင်း။
• VHDL သို့မဟုတ် Verilog HDL ပေါင်းစပ်မှုကို ထုတ်ပေးသည်။ files

IP Core ကိရိယာ ပံ့ပိုးမှု

အောက်ပါစက်ပစ္စည်းများသည် Error Message Register Unloader IP core ကို ပံ့ပိုးသည်-

ဇယား 1. IP Core ကိရိယာ ပံ့ပိုးမှု

ဒီဇိုင်းဆော့ဖ်ဝဲ	IP Core ကိရိယာ ပံ့ပိုးမှု
Intel Quartus® Prime Pro Edition	Intel Arria® 10 နှင့် Intel Cyclone® 10 GX စက်များ
Intel Quartus Prime Standard Edition	Arria V၊ Arria II GX/GZ၊ Intel Arria 10၊ Cyclone V၊ Stratix® IV နှင့် Stratix V စက်ပစ္စည်းများ

အရင်းအမြစ်အသုံးချမှုနှင့် စွမ်းဆောင်ရည်

Intel Quartus Prime ဆော့ဖ်ဝဲလ်သည် Cyclone V (5CGXFC7C7F23C8) FPGA စက်အတွက် အောက်ပါအရင်းအမြစ် ခန့်မှန်းချက်အား ထုတ်ပေးပါသည်။ အခြားပံ့ပိုးပေးထားသော စက်များအတွက် ရလဒ်များသည် ဆင်တူသည်။

ဇယား 2. Error Message Register Unloader IP Core Device Resource Utilization

ကိရိယာ	ALM များ	လော့ဂျစ် မှတ်ပုံတင်ခြင်းများ		M20K
		မူလတန်း	အလယ်တန်း
5CGXFC7C7F23C8	37	128	33	0

Functional Description

ပံ့ပိုးပေးထားသည့် Intel FPGA စက်များတွင် ဖွဲ့စည်းမှု RAM (CRAM) တွင် CRC အမှားအယွင်းတစ်ခု ဖြစ်ပွားမှုကို ညွှန်ပြသည့် အမှားသတင်း မှတ်ပုံတင်တစ်ခု ရှိသည်။ ဖြစ်ရပ်တစ်ခု (SEU) တစ်ခုတည်းကြောင့် CRAM အမှားအယွင်းများ ဖြစ်ပေါ်နိုင်သည်။ FPGA စက် EMR ကို ဝင်ရောက်ကြည့်ရှုရန် Error Message Register Unloader IP core ၏ Avalon-ST logic interface ကို သင်အသုံးပြုနိုင်ပါသည်။ ဟောင်းအတွက်ampထို့ကြောင့် သင်သည် စက်၏ EMR အချက်အလက်ကို ရယူရန် Intel FPGA Fault Injection နှင့် Intel FPGA Advanced SEU Detection IP cores တို့ဖြင့် Error Message Register Unloader IP core ကို အသုံးပြုနိုင်ပါသည်။ Error Message Register Unloader IP core သည် စက် EMR ကို စောင့်ကြည့်သည်။ ဟာ့ဒ်ဝဲသည် EMR အကြောင်းအရာကို အပ်ဒိတ်လုပ်သောအခါ၊ IP core သည် ဖတ်ပြသည် (သို့မဟုတ်) လွှင့်ပစ်ပြီး EMR အကြောင်းအရာကို နံပါတ်စဉ်ဖြုတ်သည်။ IP core သည် အခြားသော ယုတ္တိဗေဒ (ဥပမာ Intel FPGA Advanced SEU Detection IP core၊ Intel FPGA Fault Injection IP core သို့မဟုတ် အသုံးပြုသူ၏ ယုတ္တိဗေဒ) ကို EMR အကြောင်းအရာကို တစ်ပြိုင်နက် ဝင်ရောက်ကြည့်ရှုခွင့်ပေးသည်။ စာမျက်နှာ 1 ရှိ #unique_1/unique_42_Connect_3_image_fbb_3mm_gs တွင် ပြထားသည့်အတိုင်း၊ Error Message Register Unloader IP core သည် အချို့သောစက်ပစ္စည်းများအတွက် CRC Error Verify IP core ကို လှုံ့ဆော်ပေးပါသည်။
မှတ်ချက်- သင့် FPGA စက်အတွက် SEU ပံ့ပိုးမှုဆိုင်ရာ နောက်ထပ်အချက်အလက်များအတွက်၊ စက်လက်စွဲစာအုပ်၏ SEU လျော့ပါးရေးအခန်းကို ကိုးကားပါ။

Error Message Register
အချို့သော တစ်ခုတည်းသောဖြစ်ရပ်စိတ်ဆိုးခြင်း (SEU) FPGA စက်ပစ္စည်းများတွင် ပျော့ပျောင်းသောအမှားကြောင့် စက်၏ CRAM ဘစ်များအတွင်း လှန်ခြင်းကိုထောက်လှမ်းရန်အတွက် တပ်ဆင်ထားသော အမှားအယွင်းရှာဖွေခြင်း ဆားကစ်ပတ်လမ်းပါရှိသည်။ စက်ပစ္စည်း EMR အတွက် ဘစ်တာဝန်များသည် စက်ပစ္စည်းမိသားစုအလိုက် ကွဲပြားသည်။ သင့် FPGA စက်မိသားစုအတွက် EMR bits ဆိုင်ရာ အသေးစိတ်အချက်အလက်များအတွက်၊ စက်လက်စွဲစာအုပ်၏ SEU လျော့ပါးရေးအခန်းကို ကိုးကားပါ။

အချက်ပြမှုများ

Table 3. Error Message Register Unloader Signals

အချက်ပြ	အကျယ်	ဦးတည်ချက်	ဖော်ပြချက်
နာရီ	1	ထည့်သွင်းခြင်း။	နာရီအချက်ပြထည့်သွင်းပါ။
ပြန်လည်သတ်မှတ်ပါ။	1	ထည့်သွင်းခြင်း။	Active-high logic reset signal
emr_read	1	ထည့်သွင်းခြင်း။	ရွေးချယ်ခွင့် ဤတက်ကြွသော-မြင့်မားသောအချက်ပြမှုသည် လက်ရှိ EMR အကြောင်းအရာကို ပြန်လည်ဖတ်ရှုခြင်းစတင်သည်။ စက်ပစ္စည်းသည် အမှားအသစ်တစ်ခုကို တွေ့ရှိသောအခါ EMR အကြောင်းအရာ အပ်ဒိတ်လုပ်သည်။ အတွင်းပိုင်း သို့မဟုတ် ပြင်ပ ပွတ်တိုက်ခြင်းက အမှားကိုပြင်ပေးသည့်တိုင် အမှားအသစ်တစ်ခုကို တွေ့ရှိသည်အထိ EMR တွင် အမှားအယွင်းပါရှိသည်။
crcerror	1	အထွက်	CRC အမှားကို ထောက်လှမ်းခြင်းအား ညွှန်ပြသည်။ ဤအချက်ပြမှုသည် Error Message Register Unloader IP core ၏ နာရီပေါက်သို့ တပြိုင်တည်းလုပ်ဆောင်သည်။
crcerror_pin	1	အထွက်	ဤအချက်ပြမှုကို CRC_Error ပင်နံပါတ်သို့ ချိတ်ဆက်ပါ။ ဤအချက်ပြမှုသည် စက်ပစ္စည်း၏အတွင်းပိုင်းအော်စကေးရှင်းနှင့် ထပ်တူပြုပါသည်။
crcerror_clk	1	ထည့်သွင်းခြင်း။	CRC အမှားသည် IP core ထည့်သွင်းမှု နာရီအချက်ပြမှုကို အတည်ပြုပါ။
crcerror_reset	1	ထည့်သွင်းခြင်း။	CRC အမှားသည် IP core တက်ကြွသော-မြင့်မားသောယုတ္တိဗေဒပြန်လည်သတ်မှတ်ခြင်းအချက်ပြမှုကို အတည်ပြုပါ။
emr[N-1:0]	46၊ 67 သို့မဟုတ် 78	အထွက်	ဤဒေတာပို့တ်တွင် စက်ပစ္စည်းလက်စွဲစာအုပ် SEU လျော့ပါးရေးအခန်းတွင် သတ်မှတ်ထားသည့်အတိုင်း စက်ပစ္စည်း၏ အမှားအယွင်းသတင်းစကား မှတ်ပုံတင်ခြင်း အကြောင်းအရာများ ပါဝင်သည်- • Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်များတွင် 78-bit EMR များ ရှိသည် • Stratix V၊ Arria V နှင့် Cyclone V စက်ပစ္စည်းများတွင် 67-bit EMR များရှိသည်။ • စက်ပစ္စည်းအဟောင်းများတွင် 46-bit EMR များရှိသည်။ EMR အထွက်အချက်ပြမှုများသည် Avalon-ST အင်တာဖေ့စ်အဓိပ္ပါယ်နှင့် ကိုက်ညီသည်။ N 46၊ 67 သို့မဟုတ် 78 ဖြစ်သည်။
emr_valid	1	အထွက်	emr အချက်ပြသည့် အကြောင်းအရာများ မှန်ကန်သောအခါတွင် တက်ကြွမှု မြင့်မားသည်။ ဤအချက်ပြမှုသည် Avalon အင်တာဖေ့စ် အဓိပ္ပါယ်နှင့် ကိုက်ညီပါသည်။
emr_error	1	အထွက်	လက်ရှိ EMR အထွက်အထွက် လွှဲပြောင်းမှုတွင် အမှားအယွင်းရှိပြီး လျစ်လျူရှုထားသင့်သောအခါတွင် ဤအချက်ပြမှုသည် မြင့်မားပါသည်။ ပုံမှန်အားဖြင့်၊ ဤအချက်ပြမှုသည် EMR အဝင်နာရီသည် အလွန်နှေးကွေးသည်ဟု ညွှန်ပြသည်။ ဤအချက်ပြမှုသည် Avalon အင်တာဖေ့စ် အဓိပ္ပါယ်နှင့် ကိုက်ညီပါသည်။
endoffullchip	1	အထွက်	စက်တစ်ခုလုံးအတွက် full- chip အမှားရှာဖွေခြင်းစက်ဝန်းတစ်ခုစီ၏အဆုံးကို ညွှန်ပြသည့် ရွေးချယ်နိုင်သော အထွက်အချက်ပြမှု။ Intel Arria 10၊ Intel Cyclone 10 GX၊ Stratix V၊ Arria V နှင့် Cyclone V စက်ပစ္စည်းများသာ။

အချိန်ကိုက်

Error Message Register Unloader IP core သည် စက်ပစ္စည်း error message circuitry အတွက် clock cycles နှစ်ခု လိုအပ်ပြီး EMR content ကို unload လုပ်ရန်အတွက် အောက်ပါနောက်ထပ် Error Message Register Unloader input clock cycles သည် N + 3 ဖြစ်သည့် N + XNUMX ဖြစ်သည်။

• Intel Arria 122 နှင့် Intel Cyclone 10 GX စက်များအတွက် နာရီ 10 ပတ်
• Stratix V၊ Arria V နှင့် Cyclone V စက်များအတွက် နာရီ 70 ပတ်
• Stratix IV နှင့် Arria II GZ/GX စက်များအတွက် နာရီ 49 ပတ်

IP Timing Behavior (Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်များ)
အောက်ဖော်ပြပါ လှိုင်းပုံစံများသည် Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်ပစ္စည်းများအတွက် Error Message Register Unloader IP core timeing အပြုအမူကို ပြသသည်။

ပုံ 2. ပြုပြင်နိုင်သော အမှားများအတွက် emr_valid Signal (0 < ကော်လံ-အခြေခံ အမျိုးအစား < 3'b111) Timing Diagram

ပုံ 3. ပါဝါတက်ပြီးနောက် ပြုပြင်နိုင်သောအမှားများအတွက် emr_valid Signal (ကော်လံ-အခြေခံအမျိုးအစား == 3'b0)
မှတ်ချက်- bitstream ဖြင့် ပထမဆုံးတင်သောအခါ၊ FPGA သည် Frame-based EDCRC ကို တစ်ကြိမ်လုပ်ဆောင်သည်၊ column-based check bit ကိုတွက်ချက်ပြီး column-based EDCRC အဖြစ်သို့ပြောင်းသည်။ ဤအချိန်ပြကွက်သည် ဖရိန်အခြေခံ EDCRC အတွင်း တွေ့ရှိသည့် အမှားကို ရည်ညွှန်းပါသည်။

ပုံ 4. ပြုပြင်လို့မရသောအမှားများအတွက် emr_valid Signal

ပုံ 5. emr_error Timing Diagram

အခြား Device Timing အားလုံး
အောက်ဖော်ပြပါ လှိုင်းပုံစံများသည် Stratix V၊ Stratix IV၊ Arria V၊ Arria II GZ/GX နှင့် Cyclone V စက်ပစ္စည်းများအတွက် Error Message Register Unloader IP ပင်မအချိန်ချိန်ခြင်းကို ပြသသည်။

ပုံ 6. emr_read Timing Diagram

ပုံ 7. emr_valid Timing Diagram

ပုံ ၃ample EMR Errors Timing Diagram

• SEU အမှား 2 ခု ဆက်တိုက် ဖြစ်ပွားသောအခါ၊ IP core သည် ဆုံးရှုံးသွားသော EMR အကြောင်းအရာအတွက် emr_error ကို အတည်ပြုသည်။
• IP Core သည် EMR အသုံးပြုသူ အပ်ဒိတ်မှတ်ပုံတင်ခြင်း၏ ယခင်အကြောင်းအရာကို အသုံးပြုသူအပြောင်းအရွှေ့ မှတ်ပုံတင်ခြင်းသို့ မတင်မီ နောက်အမှားအတွက် crcerror pulse ၏ ကျဆင်းနေသော အစွန်းကို တွေ့ရှိပါက IP core သည် emr_error ကို အခိုင်အမာ အတည်ပြုပါသည်။
• crcerror deasserts ၏အစွန်းသည် emr_error ဖြစ်သည်။
• emr_error သည် အရေးကြီးသော စနစ်အခြေအနေဖြစ်ပြီး Error Message Register Unloader input clock သည် အလွန်နှေးကွေးကြောင်း ညွှန်ပြနိုင်သည်။

ကန့်သတ်ချက်များ ဆက်တင်များ

ဇယား 4. Error Message Register Unloader Parameters

ကန့်သတ်ချက်	တန်ဖိုး	ပုံသေ	ဖော်ပြချက်
CRC အမှား နာရီပိုင်းခြားစစ်ဆေးပါ။	1, 2, 4, 8, 16၊ 32, 64, 128, 256	2	စက်တွင်း oscillator တွင် အသုံးပြုရန် အမှားအယွင်းရှာဖွေခြင်း နာရီပိုင်းခြားတန်ဖိုးကို ညွှန်ပြသည်။ ပိုင်းခြားထားသောနာရီသည် အတွင်းပိုင်း CRC လုပ်ဆောင်ချက်ကို မောင်းနှင်သည်။ ဤဆက်တင်သည် ERROR_CHECK_FREQUENCY_DIVISOR နှင့် ကိုက်ညီရပါမည်။ Intel Quartus Prime ဆက်တင်များ File (.qsf) ဆက်တင်၊ မဟုတ်ရင် software ကသတိပေးတယ်။ Stratix IV နှင့် Arria II စက်ပစ္စည်းများသည် 1 တန်ဖိုးကို မပံ့ပိုးပါ။
Virtual J ကိုဖွင့်ပါ။TAG CRC မှားယွင်းထိုးသွင်းခြင်း။	ဖွင့်၊ ပိတ်	ပိတ်သည်။	J မှတစ်ဆင့် EMR မှတ်ပုံတင်သည့်အကြောင်းအရာကို ထိုးသွင်းရန် စနစ်တွင်းအရင်းအမြစ်များနှင့် စုံစမ်းစစ်ဆေးမှုများ (ISSP) လုပ်ဆောင်ချက်ကို ဖွင့်ပေးသည်TAG CRAM တန်ဖိုးကိုမပြောင်းလဲဘဲ interface ။ core နှင့်ချိတ်ဆက်ထားသောအသုံးပြုသူ logic ကိုပြဿနာဖြေရှင်းရန်ဤ interface ကိုသုံးပါ။
နာရီကြိမ်နှုန်းကို ထည့်သွင်းပါ။	တစ်ခုခု	50 MHz	Error Message Register Unloader IP core ထည့်သွင်းနာရီ၏ အကြိမ်ရေကို သတ်မှတ်သည်။ ဤရွေးချယ်မှုသည် အသုံးပြုနိုင်သည့်အခါတွင် ဖြစ်သည်။ Input Clock ကို Internal Oscillator မှ မောင်းနှင်သည်။ ကန့်သတ်ချက် ပိတ်ထားသည်။
Input Clock ကို Internal Oscillator မှ မောင်းနှင်သည်။	ဖွင့်၊ ပိတ်	ပိတ်သည်။	အတွင်းပိုင်း oscillator သည် core input clock ကို ထောက်ပံ့ပေးကြောင်း ညွှန်ပြသည်။ အတွင်းပိုင်း တုန်ခါမှုတစ်ခုသည် အသုံးပြုသူဒီဇိုင်း၏ ပင်မထည့်သွင်းမှုနာရီကို မောင်းနှင်ပါက ဤကန့်သတ်ချက်ကို ဖွင့်ပါ။ မှတ်ချက် - CRC error check clock divisor သည် အတွင်းပိုင်း oscillator ၏ ကြိမ်နှုန်းကို ထိခိုက်ခြင်းမရှိပါ။
CRC အမှားအယွင်း ထည့်သွင်းမှု နာရီကြိမ်နှုန်းကို အတည်ပြုပါ။	10 – 50 MHz	50 MHz	CRC အမှားကို အတည်ပြုပါ IP core (ALTERA_CRCERROR_VERIFY) ထည့်သွင်းမှု နာရီကြိမ်နှုန်းကို အတည်ပြုပါ။ Stratix IV နှင့် Arria II စက်များသာ။
ချစ်ပ် Error Detection စက်ဝန်း အပြည့်အစုံ ပြီးမြောက်ခြင်း။	ဖွင့်၊ ပိတ်	ပိတ်သည်။	ရွေးချယ်ခွင့် ချစ်ပ်အမှားရှာဖွေခြင်းစက်ဝန်းတစ်ခုစီ၏အဆုံးတွင် ဤအချက်ပြမှုကို အတည်ပြုရန် ဖွင့်ပါ။ Stratix V၊ Intel Arria 10၊ Arria V၊ Cyclone V နှင့် Intel Cyclone 10 GX စက်များသာ။

Intel FPGA IP Cores များကို ထည့်သွင်းခြင်းနှင့် လိုင်စင်ပေးခြင်း

Intel Quartus Prime ဆော့ဖ်ဝဲ တပ်ဆင်မှုတွင် Intel FPGA IP စာကြည့်တိုက် ပါဝင်သည်။ ဤစာကြည့်တိုက်သည် အပိုလိုင်စင်မလိုအပ်ဘဲ သင့်ထုတ်လုပ်မှုအသုံးပြုမှုအတွက် အသုံးဝင်သော IP core အများအပြားကို ပံ့ပိုးပေးပါသည်။ အချို့သော Intel FPGA IP core များသည် ထုတ်လုပ်မှုအသုံးပြုမှုအတွက် သီးခြားလိုင်စင်ကို ဝယ်ယူရန်လိုအပ်သည်။ Intel FPGA IP အကဲဖြတ်ခြင်းမုဒ်သည် သင့်အား ထုတ်လုပ်မှု IP core လိုင်စင်အပြည့်အစုံကို ဝယ်ယူရန် မဆုံးဖြတ်မီ အဆိုပါ လိုင်စင်ရ Intel FPGA IP cores များကို simulation နှင့် hardware တွင် အကဲဖြတ်နိုင်စေပါသည်။ သင်သည် ဟာ့ဒ်ဝဲစမ်းသပ်မှုပြီးပါက လိုင်စင်ရ Intel IP cores အတွက် ထုတ်လုပ်မှုလိုင်စင် အပြည့်အစုံကို ဝယ်ယူရန်သာ လိုအပ်ပြီး ထုတ်လုပ်မှုတွင် IP ကို ​​အသုံးပြုရန် အသင့်ဖြစ်နေပါပြီ။ Intel Quartus Prime ဆော့ဖ်ဝဲသည် ပုံမှန်အားဖြင့် အောက်ပါနေရာများတွင် IP core များကို တပ်ဆင်သည်-

ပုံ 9. IP Core တပ်ဆင်ခြင်းလမ်းကြောင်း

ဇယား 5. IP Core တပ်ဆင်ခြင်းတည်နေရာများ

တည်နေရာ	ဆော့ဝဲ	ပလပ်ဖောင်း
:\intelFPGA_pro\quartus\ip\altera	Intel Quartus Prime Pro Edition	ဝင်းဒိုး *
:\intelFPGA\quartus\ip\altera	Intel Quartus Prime Standard Edition	ပြတင်းပေါက်
:/intelFPGA_pro/quartus/ip/altera	Intel Quartus Prime Pro Edition	Linux *
:/intelFPGA/quartus/ip/altera	Intel Quartus Prime Standard Edition	ဘယ်ဟာကလဲ။

IP Cores များကို စိတ်ကြိုက်ပြင်ဆင်ခြင်းနှင့် ထုတ်လုပ်ခြင်း။
အပလီကေးရှင်းများစွာကို ပံ့ပိုးရန်အတွက် IP Core များကို စိတ်ကြိုက်ပြင်ဆင်နိုင်သည်။ Intel Quartus Prime IP Catalog နှင့် parameter editor သည် သင့်အား IP core ports များ၊ အင်္ဂါရပ်များနှင့် output များကို လျင်မြန်စွာ ရွေးချယ်ပြီး configure လုပ်ခွင့်ပေးသည် files.

IP Catalog နှင့် Parameter Editor
IP Catalog သည် Intel FPGA IP နှင့် သင်ထည့်သွင်းသော IP Catalog ရှာဖွေမှုလမ်းကြောင်းတွင် ထည့်သွင်းထားသည့် အခြား IP အပါအဝင် သင့်ပရောဂျက်အတွက် ရရှိနိုင်သော IP cores များကို ပြသပေးပါသည်။ ။ IP core တစ်ခုကို ရှာဖွေရန်နှင့် စိတ်ကြိုက်ပြင်ဆင်ရန်အတွက် အောက်ပါအင်္ဂါရပ်များကို အသုံးပြုပါ။

• လက်ရှိအသုံးပြုနေသော စက်မိသားစုအတွက် IP ပြရန် IP ကတ်တလောက်ကို စစ်ထုတ်ပါ သို့မဟုတ် စက်ပစ္စည်းမိသားစုအားလုံးအတွက် IP ပြပါ။ သင့်တွင် ပရောဂျက်ဖွင့်ထားခြင်း မရှိပါက IP Catalog ရှိ Device Family ကို ရွေးပါ။
• IP ကတ်တလောက်တွင် အပြည့်အဝ သို့မဟုတ် တစ်စိတ်တစ်ပိုင်း IP ပင်မအမည်ကို ရှာဖွေရန် ရှာဖွေမှုအကွက်တွင် ရိုက်ထည့်ပါ။
• ပံ့ပိုးထားသော စက်များအကြောင်းအသေးစိတ်ဖော်ပြရန်၊ IP core ၏ထည့်သွင်းမှုဖိုဒါကိုဖွင့်ရန်နှင့် IP စာရွက်စာတမ်းဆိုင်ရာလင့်ခ်များအတွက် IP ကတ်တလောက်ရှိ IP core အမည်ကို ညာဖက်ကလစ်နှိပ်ပါ။
• နှိပ်ပါ။ အားရှာဖွေခြင်း ပါတနာ IP ပေါ်တွင် ပါတနာ IP အချက်အလက်များကို ဝင်ရောက်ကြည့်ရှုရန် web.

ကန့်သတ်ချက်တည်းဖြတ်သူသည် သင့်အား IP ကွဲလွဲချက်အမည်၊ ရွေးချယ်ခွင့်ရှိသော ဆိပ်ကမ်းများနှင့် အထွက်ကို သတ်မှတ်ရန် သင့်အား တောင်းဆိုထားသည်။ file မျိုးဆက်ရွေးချယ်မှုများ။ ကန့်သတ်ချက်တည်းဖြတ်သူသည် ထိပ်တန်းအဆင့် Intel Quartus Prime IP ကို ​​ထုတ်ပေးသည်။ file Intel Quartus Prime Pro Edition ပရောဂျက်များတွင် IP ကွဲပြားမှုအတွက် (.ip)။ ကန့်သတ်ချက်တည်းဖြတ်သူသည် ထိပ်တန်းအဆင့် Quartus IP ကို ​​ထုတ်ပေးသည်။ file Intel Quartus Prime Standard Edition ပရောဂျက်များတွင် IP ကွဲပြားမှုအတွက် (.qip)။ ဒါတွေ files သည် ပရောဂျက်ရှိ IP ကွဲလွဲမှုကို ကိုယ်စားပြုပြီး ကန့်သတ်ချက်အချက်အလက်ကို သိမ်းဆည်းသည်။

ပုံ 10. IP Parameter Editor (Intel Quartus Prime Pro Edition)

ပုံ 11။ IP Parameter Editor (Intel Quartus Prime Standard Edition)

Parameter တည်းဖြတ်သူ
ကန့်သတ်ချက်တည်းဖြတ်သူသည် သင့်အား IP core ports များ၊ parameters များနှင့် output ကို configure လုပ်ရန် ကူညီပေးသည်။ file မျိုးဆက်ရွေးချယ်မှုများ။ အခြေခံ ကန့်သတ်ချက် တည်းဖြတ်မှု ထိန်းချုပ်မှုများတွင် အောက်ပါတို့ ပါဝင်သည်-

• သတ်မှတ်ထားသော အပလီကေးရှင်းများအတွက် (ရွေးချယ်ထားသော cores အတွက်) ကြိုတင်သတ်မှတ်ထားသော ကန့်သတ်ဘောင်တန်ဖိုးများကို အသုံးပြုရန် ကြိုတင်သတ်မှတ်ဝင်းဒိုးကို အသုံးပြုပါ။
• Details window ကို အသုံးပြုပါ။ view port နှင့် parameter ဖော်ပြချက်များနှင့် documentation သို့ links ကိုနှိပ်ပါ။
• Generate ➤ Testbench System (ရွေးချယ်ထားသော cores အတွက်) ကိုထုတ်ပေးရန် Testbench System ကို Generate ကိုနှိပ်ပါ။
• Generate ➤ Generate Ex ကိုနှိပ်ပါ။ample Design သည် ex ကိုထုတ်လုပ်ရန်ample ဒီဇိုင်း (ရွေးချယ်ထားသော cores အတွက်)။
• အဖော်နှင့် ဆန့်ကျင်ဘက် စနစ်၏ ယေဘုယျ အစိတ်အပိုင်းများကို အတည်ပြုရန် Validate System Integrity ကို နှိပ်ပါ။ file၎။ (ပလပ်ဖောင်းဒီဇိုင်နာစနစ်များသာ)
• စနစ်၏ ယေဘူယျအစိတ်အပိုင်းများကို အဖော်အဖြစ် အတည်ပြုရန် စနစ်အချက်အလက်အားလုံး Sync ကို နှိပ်ပါ။ file၎။ (ပလပ်ဖောင်းဒီဇိုင်နာစနစ်များသာ)

IP Catalog ကို Platform Designer တွင်လည်း ရနိုင်သည် (View ➤ IP Catalog)။ Platform Designer IP Catalog တွင် သီးသန့်စနစ် အပြန်အလှန်ချိတ်ဆက်မှု၊ ဗီဒီယိုနှင့် ရုပ်ပုံလုပ်ဆောင်ခြင်း နှင့် Intel Quartus Prime IP Catalog တွင် မရရှိနိုင်သော အခြားသော စနစ်အဆင့် IP တို့ ပါဝင်သည်။ Platform Designer ဖြင့် System တစ်ခုကို ဖန်တီးခြင်း သို့မဟုတ် Platform Designer (Standard) ဖြင့် စနစ်တစ်ခု ဖန်တီးခြင်းအား ကိုးကား၍ Platform Designer (Standard) နှင့် Platform Designer တို့တွင် IP အသုံးပြုမှုဆိုင်ရာ အချက်အလက်များအတွက် ကိုးကား၊

ဆက်စပ်အချက်အလက်

• Platform Designer ဖြင့် System တစ်ခုကို ဖန်တီးခြင်း။
• Platform Designer (Standard) (Standard) ဖြင့် စနစ်တစ်ခု ဖန်တီးခြင်း၊

IP Core ပါရာမီတာများနှင့် ရွေးချယ်စရာများကို သတ်မှတ်ခြင်း။
IP core parameters များနှင့် ရွေးချယ်စရာများကို သတ်မှတ်ရန် ဤအဆင့်များကို လိုက်နာပါ။

1. Platform Designer IP Catalog (Tools ➤ IP Catalog) တွင်၊ စိတ်ကြိုက်ပြင်ဆင်ရန် IP core အမည်ကို ရှာဖွေပြီး နှစ်ချက်နှိပ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်မှုပေါ်လာသည်။
2. သင့်စိတ်ကြိုက် IP ကွဲလွဲမှုအတွက် ထိပ်တန်းအမည်ကို သတ်မှတ်ပါ။ ဤအမည်သည် IP core ကွဲလွဲမှုကို ဖော်ပြသည်။ fileသင့်ပရောဂျက်တွင် s ရှိသည်။ အချက်ပြပါက၊ ပစ်မှတ် FPGA စက်ပစ္စည်း မိသားစုနှင့် အထွက်အားကိုလည်း သတ်မှတ်ပေးပါ။ file HDL ဦးစားပေး။ OK ကိုနှိပ်ပါ။
3. သင်၏ IP ကွဲပြားမှုအတွက် ကန့်သတ်ချက်များနှင့် ရွေးချယ်မှုများကို သတ်မှတ်ပါ-
   • ကြိုတင်သတ်မှတ်ထားသော ကန့်သတ်ဘောင်တန်ဖိုးများကို စိတ်ကြိုက်ရွေးချယ်ပါ။ ကြိုတင်သတ်မှတ်မှုများသည် တိကျသောအပလီကေးရှင်းများအတွက် (ပေးထားသည့်နေရာတွင်) အတွက် ကနဦး ကန့်သတ်ချက်တန်ဖိုးများအားလုံးကို သတ်မှတ်ပေးသည်။
   • IP core လုပ်ဆောင်နိုင်စွမ်း၊ ဆိပ်ကမ်းဖွဲ့စည်းပုံများနှင့် စက်ပစ္စည်းအလိုက် အင်္ဂါရပ်များကို သတ်မှတ်သည့် ဘောင်များကို သတ်မှတ်ပါ။
   • Timing netlist၊ Simulation model၊ testbench သို့မဟုတ် ex ၏ မျိုးဆက်အတွက် ရွေးချယ်မှုများကို သတ်မှတ်ပါ။ample ဒီဇိုင်း (အသုံးပြုရန်)။
   • IP core ကို လုပ်ဆောင်ရန် ရွေးချယ်မှုများကို သတ်မှတ်ပါ။ fileအခြား EDA ကိရိယာများတွင် s ။
4. ပေါင်းစပ်မှု နှင့် အခြားရွေးချယ်ခွင့်ကို ဖန်တီးရန် Finish ကိုနှိပ်ပါ။ files သင်၏ IP ကွဲလွဲချက်သတ်မှတ်ချက်များနှင့် ကိုက်ညီခြင်း။ ကန့်သတ်ချက်တည်းဖြတ်သူသည် ထိပ်တန်းအဆင့် .qsys IP ဗားရှင်းကို ထုတ်ပေးသည်။ file နှင့် HDL files ကိုပေါင်းစပ်ခြင်းနှင့် simulation အတွက်။ အချို့သော IP cores များသည် testbench သို့မဟုတ် ex ကို တပြိုင်နက် ထုတ်ပေးပါသည်။ampဟာ့ဒ်ဝဲစမ်းသပ်ခြင်းအတွက် ဒီဇိုင်း။
5. သရုပ်ပြစမ်းသပ်ခုံကို ထုတ်ပေးရန်အတွက် Generate ➤ Generate Testbench System ကိုနှိပ်ပါ။ Testbench System ကိုထုတ်လုပ်ခြင်းသည် simulation testbench ကိုမပေးသော IP core အချို့အတွက်မရနိုင်ပါ။
6. ထိပ်တန်းအဆင့် HDL ex ကိုထုတ်လုပ်ရန်ampဟာ့ဒ်ဝဲအတည်ပြုခြင်းအတွက်၊ ထုတ်လုပ်ရန် ➤ HDL Ex ကိုနှိပ်ပါ။ampလဲ့ ➤ HDL Ex ကို ထုတ်လုပ်ပါ။ample အချို့သော IP core များအတွက် မရရှိနိုင်ပါ။

ထိပ်တန်းအဆင့် IP ကွဲလွဲမှုကို လက်ရှိ Intel Quartus Prime ပရောဂျက်တွင် ထည့်သွင်းထားသည်။ Project ➤ Add/Remove ကိုနှိပ်ပါ။ File.qsys (Intel Quartus Prime Standard Edition) သို့မဟုတ် .ip (Intel Quartus Prime Pro Edition) ကို ကိုယ်တိုင်ထည့်ရန် Project တွင် s file ပရောဂျက်တစ်ခုသို့။ ဆိပ်ကမ်းများကိုချိတ်ဆက်ရန် သင့်လျော်သော pin assignments များပြုလုပ်ပါ။

Core Generation Output (Intel Quartus Prime Pro Edition)
Intel Quartus Prime software သည် အောက်ပါ output ကိုထုတ်ပေးသည်။ file Platform Designer စနစ်၏ အစိတ်အပိုင်းမဟုတ်သော IP core တစ်ခုချင်းစီအတွက် ဖွဲ့စည်းပုံ။

ပုံ 12။ တစ်ဦးချင်း IP Core မျိုးဆက် ရလဒ် (Intel Quartus Prime Pro Edition)

ဇယား 6. အထွက် FileIntel FPGA IP မျိုးဆက် များ

File နာမည်	ဖော်ပြချက်
<your_ip>.ip	ထိပ်တန်းအဆင့် IP ကွဲပြားမှု file သင့်ပရောဂျက်တွင် IP core တစ်ခု၏ ကန့်သတ်ချက်များပါရှိသည်။ IP ကွဲလွဲမှုသည် Platform Designer စနစ်၏ တစ်စိတ်တစ်ပိုင်းဖြစ်ပါက၊ ကန့်သတ်ချက်တည်းဖြတ်သူသည် .qsys ကိုထုတ်ပေးသည် file.
<your_ip>.cmp	VHDL အစိတ်အပိုင်းကြေငြာချက် (.cmp) file စာသားတစ်ခုဖြစ်သည်။ file VHDL ဒီဇိုင်းတွင် သင်အသုံးပြုသည့် ဒေသဆိုင်ရာ ယေဘုယျနှင့် ဆိပ်ကမ်း အဓိပ္ပါယ်ဖွင့်ဆိုချက်များ ပါရှိသည်။ files.
<your_ip>_generation.rpt	IP သို့မဟုတ် Platform Designer မျိုးဆက်မှတ်တမ်း file. IP ဖန်တီးစဉ်အတွင်း မက်ဆေ့ချ်များ၏ အကျဉ်းချုပ်ကို ပြသသည်။
ဆက်ရန်…

File နာမည်	ဖော်ပြချက်
<your_ip>.qgsimc (ပလပ်ဖောင်း ဒီဇိုင်နာ စနစ်များသာ)	သရုပ်သကန် သိမ်းဆည်းခြင်း file .qsys နှင့် .ip တို့ကို နှိုင်းယှဉ်သည်။ filePlatform Designer system နှင့် IP core ၏ လက်ရှိ parameterization ဖြင့်။ ဤနှိုင်းယှဉ်ချက်သည် Platform Designer သည် HDL ၏ပြန်လည်ဖြစ်ပေါ်ခြင်းကို ကျော်သွားနိုင်သလား ဆုံးဖြတ်သည်။
<your_ip>.qgsynth (ပလပ်ဖောင်း ဒီဇိုင်နာ စနစ်များသာ)	Synthesis caching file .qsys နှင့် .ip တို့ကို နှိုင်းယှဉ်သည်။ filePlatform Designer system နှင့် IP core ၏ လက်ရှိ parameterization ဖြင့်။ ဤနှိုင်းယှဉ်ချက်သည် Platform Designer သည် HDL ၏ပြန်လည်ဖြစ်ပေါ်ခြင်းကို ကျော်သွားနိုင်သလား ဆုံးဖြတ်သည်။
<your_ip>.qip	IP အစိတ်အပိုင်းကို ပေါင်းစပ်ပြီး စုစည်းရန် အချက်အလက်အားလုံး ပါရှိသည်။
<your_ip>.csv	IP အစိတ်အပိုင်း၏ အဆင့်မြှင့်တင်မှု အခြေအနေအကြောင်း အချက်အလက် ပါရှိသည်။
.bsf	Block Diagram တွင်အသုံးပြုရန်အတွက် IP ကွဲလွဲမှု၏သင်္ကေတကိုကိုယ်စားပြုခြင်း။ Files (.bdf)။
<your_ip>.spd	ထည့်သွင်းခြင်း။ file အဆိုပါ ip-make-simscript သည် simulation script များကိုထုတ်လုပ်ရန် လိုအပ်သည်။ .spd file စာရင်းတစ်ခုပါရှိသည်။ fileသင်စဥ်းစားသည့်မှတ်ဉာဏ်များအကြောင်း အချက်အလက်များနှင့်အတူ သရုပ်ပြမှုအတွက် သင်ထုတ်လုပ်သည်။
<your_ip>.ppf	Pin Planner File (.ppf) သည် Pin Planner နှင့် သင်အသုံးပြုရန်အတွက် သင်ဖန်တီးထားသော IP အစိတ်အပိုင်းများအတွက် ဆိပ်ကမ်းနှင့် node တာဝန်များကို သိမ်းဆည်းထားသည်။
<your_ip>_bb.v	Verilog blackbox (_bb.v) ကိုသုံးပါ file blackbox အဖြစ်အသုံးပြုရန်အတွက် ဗလာ module ကြေငြာချက်။
<your_ip>_inst.v သို့မဟုတ် _inst.vhd	HDL ဟောင်းample instantiation ပုံစံခွက်။ ဤအကြောင်းအရာများကို ကော်ပီကူးထည့်ပါ။ file သင်၏ HDL ထဲသို့ file IP ကွဲလွဲမှုကို ချက်ချင်းသိစေရန်။
<your_ip>.regmap	IP တွင် မှတ်ပုံတင်အချက်အလက်ပါ၀င်ပါက Intel Quartus Prime ဆော့ဖ်ဝဲသည် .regmap ကိုထုတ်ပေးသည်။ file. .regmap file မာစတာနှင့်ကျွန်အင်တာဖေ့စ်များ၏မှတ်ပုံတင်မြေပုံအချက်အလက်ကိုဖော်ပြသည်။ ဒီ file အဖြည့် .sopcinfo file စနစ်နှင့်ပတ်သက်သော အသေးစိတ်အချက်အလက်များကို ပေးဆောင်ခြင်းဖြင့်၊ ဒီ file မှတ်ပုံတင်ပြသမှုကို ဖွင့်ပေးသည်။ viewSystem Console တွင် s နှင့် အသုံးပြုသူစိတ်ကြိုက်ပြင်ဆင်နိုင်သော စာရင်းအင်းများ။
<your_ip>.svd	HPS System Debug ကိရိယာများကို ခွင့်ပြုသည်။ view Platform Designer စနစ်အတွင်း HPS နှင့်ချိတ်ဆက်သည့် အရံပစ္စည်းများ၏ မှတ်ပုံတင်မြေပုံများ။ ပေါင်းစပ်မှုအတွင်း၊ Intel Quartus Prime ဆော့ဖ်ဝဲသည် .svd ကို သိမ်းဆည်းထားသည်။ files for slave interface ကို .sof ရှိ System Console မာစတာများက မြင်နိုင်သည်။ file debug session တွင် System Console သည် မှတ်ပုံတင်မြေပုံအချက်အလက်အတွက် Platform Designer မှ မေးမြန်းသော ဤကဏ္ဍကို ဖတ်သည်။ စနစ်ကျွန်များအတွက်၊ ပလပ်ဖောင်းဒီဇိုင်နာသည် စာရင်းသွင်းမှုများကို အမည်ဖြင့်ဝင်ရောက်ကြည့်ရှုသည်။
<your_ip>.vyour_ip>.vhd	HDL fileပေါင်းစပ်မှု သို့မဟုတ် သရုပ်ဖော်ခြင်းအတွက် submodule တစ်ခုစီ သို့မဟုတ် ကလေး IP core ကို ချက်ချင်းထုတ်ပေးသည်။
ဆရာ/	စနစ်ထည့်သွင်းရန်နှင့် လုပ်ဆောင်ရန် msim_setup.tcl script တစ်ခုပါရှိသည်။
aldec/	စနစ်ထည့်သွင်းခြင်းနှင့် သရုပ်ဖော်ခြင်းလုပ်ဆောင်ရန် script rivierapro_setup.tcl ပါရှိသည်။
/synopsys/vcs /synopsys/vcsmx	စနစ်ထည့်သွင်းရန်နှင့် လုပ်ဆောင်ရန် shell script vcs_setup.sh ပါရှိသည်။ shell script vcsmx_setup.sh နှင့် synopsys_sim.setup ပါရှိသည်။ file စနစ်ထည့်သွင်းရန်နှင့် လုပ်ဆောင်ရန်။
/သင်တန်း	shell script ncsim_setup.sh နှင့် အခြားသော စနစ်ထည့်သွင်းမှု ပါရှိသည်။ files ကို setup လုပ်ပြီး run ရန်။
/xcelium	Parallel simulator shell script xcelium_setup.sh နှင့် အခြားသော စနစ်ထည့်သွင်းမှု ပါရှိသည်။ files ကို setup လုပ်ပြီး run ရန်။
/submodules	HDL ပါဝင်ပါတယ်။ fileIP core submodule အတွက် s။
<IP submodule>/	Platform Designer သည် Platform Designer ထုတ်ပေးသော IP submodule directory တစ်ခုစီအတွက် /synth နှင့် /sim sub-directories များကို ထုတ်ပေးပါသည်။

IP Core Parameters များနှင့် ရွေးချယ်စရာများ (Legacy Parameter Editors) ကို သတ်မှတ်ခြင်း

အချို့သော IP core များသည် configuration နှင့် generation အတွက် parameter editor ၏ အမွေအနှစ်ဗားရှင်းကို အသုံးပြုပါသည်။ အမွေအနှစ် ကန့်သတ်ချက် တည်းဖြတ်မှု ကို အသုံးပြု၍ IP ကွဲလွဲမှုကို သတ်မှတ်ရန်နှင့် ထုတ်လုပ်ရန် အောက်ပါ အဆင့်များကို အသုံးပြုပါ။
မှတ်ချက် - အမွေအနှစ် ကန့်သတ်ချက်တည်းဖြတ်သူသည် မတူညီသော အထွက်ကို ထုတ်ပေးသည်။ file နောက်ဆုံးပေါ် parameter တည်းဖြတ်သူထက်ဖွဲ့စည်းပုံ။ IP Core ကန့်သတ်ချက်များ သတ်မှတ်ခြင်းနှင့် နောက်ဆုံးပေါ် ကန့်သတ်ဘောင်တည်းဖြတ်ခြင်းကို အသုံးပြုသည့် IP cores များဖွဲ့စည်းပုံအတွက် ရွေးချယ်စရာများကို ကိုးကားပါ။

ပုံ 13. Legacy Parameter တည်းဖြတ်သူများ

1. IP Catalog (Tools ➤ IP Catalog) တွင်၊ စိတ်ကြိုက်ပြင်ဆင်ရန် IP core အမည်ကို ရှာဖွေပြီး နှစ်ချက်နှိပ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်မှုပေါ်လာသည်။
2. ထိပ်တန်းအဆင့်အမည်ကို သတ်မှတ်ပြီး HDL ထုတ်ပေးပါ။ file သင်၏ IP ကွဲပြားမှုအတွက် ရိုက်ထည့်ပါ။ ဤအမည်သည် IP core ကွဲလွဲမှုကို ဖော်ပြသည်။ fileသင့်ပရောဂျက်တွင် s ရှိသည်။ OK ကိုနှိပ်ပါ။
3. ကန့်သတ်ချက် တည်းဖြတ်မှုတွင် သင်၏ IP ကွဲပြားမှုအတွက် ကန့်သတ်ချက်များနှင့် ရွေးချယ်မှုများကို သတ်မှတ်ပါ။ သတ်မှတ်ထားသော IP core ဘောင်များဆိုင်ရာ အချက်အလက်များအတွက် သင်၏ IP core သုံးစွဲသူလမ်းညွှန်ကို ကိုးကားပါ။
4. Finish or Generate ကို နှိပ်ပါ (ပါရာမီတာ တည်းဖြတ်သူ ဗားရှင်းပေါ် မူတည်၍) ကန့်သတ်ချက်တည်းဖြတ်သူသည် ၎င်းကိုထုတ်ပေးသည်။ fileသင်၏သတ်မှတ်ချက်များနှင့်အညီ သင်၏ IP ကွဲပြားမှုအတွက် s မျိုးဆက်ပြီးသွားပါက ထွက်ရန်ကို နှိပ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်သူသည် ထိပ်တန်းအဆင့် .qip ကို ပေါင်းထည့်သည်။ file လက်ရှိ ပရောဂျက်သို့ အလိုအလျောက်။

မှတ်ချက် - ပရောဂျက်တစ်ခုသို့ အမွေအနှစ် ကန့်သတ်ချက်တည်းဖြတ်ခြင်းဖြင့် ထုတ်လုပ်ထားသော IP ကွဲလွဲမှုကို ကိုယ်တိုင်ထည့်သွင်းရန်၊ ပရောဂျက် ➤ Add/Remove ကိုနှိပ်ပါ။ Files တွင် Project နှင့် IP variation .qip ကိုထည့်ပါ။ file.

IP Core Generation Output (Intel Quartus Prime Standard Edition)
Intel Quartus Prime Standard Edition ဆော့ဖ်ဝဲသည် အောက်ပါအထွက်များထဲမှ တစ်ခုကို ထုတ်ပေးပါသည်။ file အမွေအနှစ် ကန့်သတ်ဘောင်တည်းဖြတ်သူများထဲမှ တစ်ခုကို အသုံးပြုသည့် IP core တစ်ခုစီအတွက် တည်ဆောက်ပုံများ။

ပုံ 14. IP Core ထုတ်ပေးထားသည်။ Files (အမွေအနှစ် ကန့်သတ်ချက် တည်းဖြတ်သူများ)

ထုတ်လုပ်ထားသော IP File output ကိုက

ထုတ်လုပ်ထားသော IP File အထွက် B

ထုတ်လုပ်ထားသော IP File အထွက် C

ထုတ်လုပ်ထားသော IP File အထွက် D

မှတ်စုများ-

1. အကယ်၍ သင်၏ IP ကွဲပြားမှုအတွက် ပံ့ပိုးပြီး ဖွင့်ထားလျှင်
2. functional simulation မော်ဒယ်များကိုထုတ်ပေးပါလျှင်
3. ဤလမ်းညွှန်ကို လျစ်လျူရှုပါ။

Error Message မှတ်ပုံတင်ခြင်းအတွက် စာရွက်စာတမ်း ပြန်လည်ပြင်ဆင်ခြင်း မှတ်တမ်း Unloader Intel FPGA IP IP Core အသုံးပြုသူလမ်းညွှန်

စာရွက်စာတမ်းဗားရှင်း	Intel Quartus Prime ဗားရှင်း	အပြောင်းအလဲများ
2018.05.23	18.0	• IP ကနေ နာမည်ပြောင်းတယ်။ Intel FPGA အမှား မက်ဆေ့ဂျ် မှတ်ပုံတင်ခြင်း Unloader IP core ရန် Error Message Register Unloader Intel FPGA IP core. • မွမ်းမံထားသော ကိန်းဂဏန်းများ ပါဝါတက်ပြီးနောက် ပြုပြင်နိုင်သော အမှားများအတွက် emr_valid Signal (ကော်လံ-အခြေခံအမျိုးအစား == 3'b0) နှင့် မပြင်နိုင်သောအမှားများအတွက် emr_valid Signal.

ရက်စွဲ	ဗားရှင်း	အပြောင်းအလဲများ
ဒီဇင်ဘာလ 2017	2017.12.18	• စာရွက်စာတမ်းကို အမည်ပြောင်းပါ။ Intel FPGA Error Message Register Unloader IP Core အသုံးပြုသူလမ်းညွှန်. • “IP Core စက်ပံ့ပိုးမှု” ဇယားကို အပ်ဒိတ်လုပ်ထားသည်။ • နောက်ဆုံးပေါ်အမှတ်တံဆိပ်အမှတ်တံဆိပ်စံနှုန်းများအတွက် အပ်ဒိတ်လုပ်ထားသည်။ • စာရွက်စာတမ်းတစ်လျှောက်လုံး တည်းဖြတ်မှုဆိုင်ရာ အပ်ဒိတ်များကို ပြုလုပ်ခဲ့သည်။
ဇူလိုင်လ 2017	2017.07.15	• Intel Cyclone 10 GX ကိရိယာကို ပံ့ပိုးပေးထားသည်။ • IP Timing Diagrams တွင် V-Type ကို Column-Based Type သို့ပြောင်းထားသည်။ • Intel Quartus Prime Pro Edition နှင့် Intel Quartus Prime Standard Edition အတွက် သီးခြား ကန့်သတ်ချက် ညွှန်ကြားချက်များ ပေးထားသည်။ • နောက်ဆုံးပေါ်အမှတ်တံဆိပ်အမှတ်တံဆိပ်စံနှုန်းများအတွက် အပ်ဒိတ်လုပ်ထားသည်။
မေလ ၁၉၉၇	2016.05.02	• Verilog HDL RTL ပံ့ပိုးမှုအကြောင်း အင်္ဂါရပ်ကျည်ဆန်ကို ဖယ်ရှားခဲ့သည်။ • ပြောင်းလဲထားသော Quartus II ရည်ညွှန်းချက်များကို Quartus Prime သို့ ပြောင်းလဲထားသည်။
ဇွန်လ 2015	2015.06.12	Arria 10 ပံ့ပိုးမှုအသေးစိတ်အချက်အလက်များကို အပ်ဒိတ်လုပ်ထားသည်။
ဒီဇင်ဘာလ 2014	2014.12.15	ကနဦး ထုတ်ဝေမှု။

Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်များရယူပြီး။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။ *အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

intel Error Message Register Unloader FPGA IP Core [pdf] အသုံးပြုသူလမ်းညွှန် Error Message Register Unloader FPGA IP Core, Error, Message Register Unloader FPGA IP Core, Register Unloader FPGA IP Core, Unloader FPGA IP Core

ကိုးကား

• အသုံးပြုသူလက်စွဲ