VHDL VITAL™
သရုပ်သကန်လမ်းညွှန်

နိဒါန်း

This VHDL Vital Simulation Guide contains information about using the ModelSim to simulate designs for Microsemi SoC devices. Refer to the online help for additional information about using the SoC software.
Refer to the documentation included with your simulator for information about performing simulation.

စာရွက်စာတမ်း ယူဆချက်
This document assumes the following:

1. You have installed the Libero SoC software. This document is for Libero SoC software v10.0 and above. For previous versions of software, see the Legacy VHDL Vital Simulation Guide.
2. You have installed your VHDL VITAL simulator.
3. You are familiar with UNIX workstations and operating systems or with PCs and Windows operating environments.
4. You are familiar with FPGA architecture and FPGA design software.

စာရွက်စာတမ်း သဘောတူညီချက်များ
This document uses the following variables:

• FPGA family libraries are shown as <act_fam>. Substitute the desired FPGA family variable with the device family as needed. For example: vcom -work <vhd_fam> <act_fam>.vhd
• Compiled VHDL libraries are shown as <vhd_fam>. Substitute <vhd_fam> for the desired VHDL family variable as needed. The VHDL language requires that the library names begin with an alpha character.

အွန်လိုင်းအကူအညီ
Microsemi SoC ဆော့ဖ်ဝဲသည် အွန်လိုင်းအကူအညီဖြင့် လာပါသည်။ ဆော့ဖ်ဝဲတူးလ်တစ်ခုစီအတွက် သီးခြားအွန်လိုင်းအကူအညီကို Help menu မှ ရရှိနိုင်ပါသည်။

တည်ဆောက်သည်

This chapter contains information on setting up the ModelSim simulator to simulate Microsemi SoC designs.
This chapter includes software requirements, steps describing how to compile Microsemi SoC FPGA libraries, and other setup information for the simulation tool you use.

Software လိုအပ်ချက်များ
The information in this guide applies to the Microsemi Libero SoC Software v10.0 and above and IEEE1076-compliant VHDL simulators.
Additionally, this guide contains information about using ModelSim simulators.
For specific information about which versions this release supports, go to the technical support system on the Microsemi web ဆိုဒ် (http://www.actel.com/custsup/search.html) and search the keyword third party.

ModelSim
Since the installation path varies for each user and each installation, this document uses $ALSDIR to indicate the location where the software is installed. If you are a Unix user, simply create an environment variable called ALSDIR and set its value to the installation path. If you are a Windows user, replace $ALSDIR with the installation path in the commands.
Use the following procedure to compile libraries for the ModelSim simulators. Type UNIX commands at the UNIX prompt. Type Windows commands on the command line of the ModelSim Transcript window.
The commands below are for Windows. To make the commands work for UNIX, use forward slashes instead of back slashes.

This procedure compiles a Microsemi VITAL library in the $ALSDIR\lib\vtl\95\mti directory. You must compile the FPGA library models for the VITAL libraries to work properly.
မှတ်ချက် - If there is already an MTI directory in the $ALSDIR\lib\vtl\95 directory, compiled libraries may be present, and you may not need to perform the following procedure.

1. Create a library called mti in the $ALSDIR\lib\vtl\95 directory.
2. Invoke the ModelSim simulator (Windows only).
3. Change to the $ALSDIR\lib\vtl\95\mti directory. Enter the following command at the prompt: cd $ALSDIR\lib\vtl\95\mti
4. Create a <vhd_fam> family library. Enter the following command at the prompt: vlib <vhd_fam>
5. Map the VITAL libray to the <vhd_fam> directory. Enter the following command at the prompt: vmap <vhd_fam> $ALSDIR\lib\vtl\95\mti\<vhd_fam>
6. Compile your VITAL libraries.
   vcom - အလုပ် ../ .vhd
   ဟောင်းအတွက်ample, to compile the 40MX library for your simulator, type the following command: vcom -work a40mx ../40mx.vhd
7. (Optional) Compile the migration library. Only perform this step if you need to use the migration library. Type the following command at the prompt: vcom -work <vhd_fam> ../<act_fam>_mig.vhd

ဒီဇိုင်းစီးဆင်းမှု

ဤအခန်းတွင် VHDL VITAL လိုက်လျောညီထွေရှိသော သရုပ်ဖော်တူးလ်ဖြင့် ဒီဇိုင်းများကို အတုယူရန်အတွက် ဒီဇိုင်းစီးဆင်းမှုကို ဖော်ပြသည်။

VHDL VITAL Design Flow
The VHDL VITAL design flow has four main steps:

1. ဒီဇိုင်းဖန်တီးပါ။
2. ဒီဇိုင်းကိုအကောင်အထည်ဖော်ပါ။
3. ပရိုဂရမ်ရေးခြင်း။
4. စနစ်အတည်ပြုခြင်း။

အောက်ပါကဏ္ဍများသည် ဤအဆင့်များကို အသေးစိတ်ဖော်ပြသည်။

ဒီဇိုင်းဖန်တီးပါ။
ဒီဇိုင်းဖန်တီးမှု/အတည်ပြုခြင်းအတောအတွင်း၊ ဒီဇိုင်းတစ်ခုကို RTL အဆင့် (အပြုအမူဆိုင်ရာ) VHDL ရင်းမြစ်တွင် ဖမ်းယူထားသည်။ file.
After capturing the design, you can perform a behavioral simulation of the VHDL file VHDL ကုဒ် မှန်ကန်ကြောင်း စစ်ဆေးရန်။ ထို့နောက် ကုဒ်ကို ဂိတ်အဆင့် (တည်ဆောက်ပုံ) VHDL netlist အဖြစ် ပေါင်းစပ်ထားသည်။ ပေါင်းစပ်ပြီးနောက်၊ သင်သည် ဒီဇိုင်း၏ စိတ်ကြိုက်ပြင်ဆင်မှုပုံစံ တည်ဆောက်ပုံဆိုင်ရာ သရုပ်ဖော်မှုကို လုပ်ဆောင်နိုင်သည်။ နောက်ဆုံးတွင်၊ Libero SoC တွင်အသုံးပြုရန်အတွက် EDIF netlist ကိုထုတ်ပေးပြီး VHDL ၏ VITAL-လိုက်ဖက်ညီသော simulator တွင် အချိန်ကိုက်ခြင်းအတွက် VHDL ဖွဲ့စည်းတည်ဆောက်ပုံဆိုင်ရာ post-layout netlist ကိုထုတ်ပေးပါသည်။

VHDL ရင်းမြစ် ဝင်ရောက်မှု
စာသားတည်းဖြတ်သူ သို့မဟုတ် ဆက်စပ်မှုအကဲဆတ်သော HDL တည်းဖြတ်သူကို အသုံးပြု၍ သင်၏ VHDL ဒီဇိုင်းအရင်းအမြစ်ကို ထည့်သွင်းပါ။ သင်၏ VHDL ဒီဇိုင်းအရင်းအမြစ်တွင် RTL အဆင့်တည်ဆောက်မှုများအပြင် Libero SoC cores ကဲ့သို့သော ဖွဲ့စည်းတည်ဆောက်ပုံဆိုင်ရာဒြပ်စင်များပါ ပါဝင်နိုင်သည်။

အပြုအမူသရုပ်သကန်
Perform a behavioral simulation of your design before synthesis. Behavioral simulation verifies the functionality of your VHDL code. Typically, you use zero delays and a standard VHDL test bench to drive simulation. Refer to the documentation included with  your simulation tool for information about performing functional simulation.

ပေါင်းစပ်ခြင်း။
သင်၏အပြုအမူဆိုင်ရာ VHDL ဒီဇိုင်းအရင်းအမြစ်ကို ဖန်တီးပြီးနောက်၊ ၎င်းကို ပေါင်းစပ်လုပ်ဆောင်ရပါမည်။ Synthesis သည် အပြုအမူဆိုင်ရာ VHDL ကို ပြောင်းလဲစေသည်။ file into a gate-level netlist and optimizes the design for a target technology. The documentation included with your synthesis tool  contains information about performing design synthesis.

EDIF Netlist မျိုးဆက်
After you have created, synthesized, and verified your design, software generates an EDIF netlist for place-and-route in Libero SoC.
This EDIF netlist is also used to generate a structural VHDL netlist for use in structural simulation.

ဖွဲ့စည်းတည်ဆောက်ပုံ VHDL Netlist မျိုးဆက်
Libero SoC generates a gate-level VHDL netlist from your EDIF netlist for use in post-synthesis prelayout structural simulation.
ဟိ file is available in the /synthesis directory if you wish to perform simulation manually.
ဖွဲ့စည်းပုံ သရုပ်သကန်
Perform a structural simulation before placing-and-routing. Structural simulation verifies the functionality of your post-synthesis pre-layout structural VHDL netlist. Unit delays included in the compiled Libero SoC VITAL libraries are used. Refer to the documentation included with your simulation tool for information about performing structural simulation.

ဒီဇိုင်းကိုအကောင်အထည်ဖော်ပါ။
ဒီဇိုင်းအကောင်အထည်ဖော်နေစဉ်တွင် သင်သည် Libero SoC ကို အသုံးပြု၍ ဒီဇိုင်းတစ်ခုကို နေရာချပြီး လမ်းကြောင်းပေးသည်။ ထို့အပြင်၊ သင်အချိန်ကိုက်ခွဲခြမ်းစိတ်ဖြာမှုကိုလုပ်ဆောင်နိုင်သည်။ နေရာနှင့်လမ်းကြောင်းပြီးနောက်၊ VHDL VITAL-လိုက်လျောညီထွေဖြစ်သော simulator ဖြင့် post layout (အချိန်ကိုက်ခြင်း) ကိုလုပ်ဆောင်ပါ။
ပရိုဂရမ်ရေးခြင်း။
Program a device with programming software and hardware from Microsemi SoC or a supported thirdparty programming system. Refer to the programmer online help for information about programming a Microsemi SoC device.
စနစ်အတည်ပြုခြင်း။
You can perform system verification on a programmed device using the Silicon Explorer diagnostic tool.
Refer to the Silicon Explorer Quick Start for information about using the Silicon Explorer.

Generating Netlists

ဤအခန်းတွင် EDIF နှင့် structural VHDL netlists များကို ထုတ်ပေးရန်အတွက် လုပ်ထုံးလုပ်နည်းများကို ဖော်ပြထားပါသည်။
EDIF Netlist တစ်ခုဖန်တီးခြင်း။
သင်၏ ဇယားကွက်ကို ဖမ်းယူခြင်း သို့မဟုတ် သင့်ဒီဇိုင်းကို ပေါင်းစပ်ပြီးနောက်၊ သင်၏ ဇယားကွက် ဖမ်းယူခြင်း သို့မဟုတ် ပေါင်းစပ်မှုတူးလ်မှ EDIF netlist တစ်ခုကို ထုတ်ပေးပါ။ နေရာနှင့်လမ်းကြောင်းအတွက် EDIF netlist ကိုသုံးပါ။ EDIF netlist တစ်ခုဖန်တီးခြင်းနှင့်ပတ်သက်သော အချက်အလက်အတွက် သင်၏ schematic capture သို့မဟုတ် synthesis tool ပါရှိသော စာရွက်စာတမ်းအား ကိုးကားပါ။
Structural VHDL Netlist ကိုထုတ်ပေးခြင်း။
ဖွဲ့စည်းပုံ VHDL အသားတင်စာရင်း files are generated automatically as part of your Libero SoC project.
You can find your VHDL netlist fileသင်၏ Libero ပရောဂျက်၏ /synthesis directory တွင် s ။ ဟောင်းအတွက်ample၊ သင့်ပရောဂျက်လမ်းညွှန်ကို project1 ဟုအမည်ပေးမည်ဆိုလျှင်၊ သင်၏ netlist files are in /project1/synthesis.
Some families enable you to export these files ကို ပြင်ပကိရိယာများတွင် အသုံးပြုရန် ကိုယ်တိုင်ပြုလုပ်ပါ။ သင့်စက်ပစ္စည်းသည် ဤအင်္ဂါရပ်ကို ပံ့ပိုးပါက သင်သည် netlist ကို ထုတ်ယူနိုင်သည်။ fileTools > Export > Netlist မှ

ModelSim ဖြင့် သရုပ်ဖော်ခြင်း။

This chapter describes steps to perform behavioral, structural and timing simulation using the ModelSim simulator.
The procedures shown are for PC. The same setup procedures work similarly for UNIX. Use forward slashes in place of back slashes. For PC, type commands into the MTI window. For UNIX, type commands into a UNIX window.

အပြုအမူသရုပ်သကန်
Use the following procedure to perform a behavioral simulation of a design. Refer to the documentation
included with your simulation tool for additional information about performing behavioral simulation.

1. Invoke your ModelSim simulator. (PC only)
2. Change directory to your project directory. This directory must include your VHDL design files and testbench. Type: cd <project_dir>
3. Map to the Library. If any cores are instantiated in your VHDL source, type the following command to map them to the compiled VITAL library: vmap <vhd_fam> $ALSDIR\lib\vtl\95\mti\<vhd_fam>
   To reference the family library in your VHDL design files၊ သင်၏ VHDL ဒီဇိုင်းတွင် အောက်ပါလိုင်းများကို ထည့်ပါ။ files: library <vhd_fam>; use <vhd_fam>.components.all;
4. Create a “work” directory. Type: vlib work
5. Map to the “work” directory. Type the following command: vmap work .\work
6. Perform a behavioral simulation of your design. To perform a behavioral simulation using your VSystem or ModelSim simulator, compile your VHDL design and testbench files နှင့် simulation ကို run ။ အထက်တန်းကျသော ဒီဇိုင်းများအတွက်၊ အဆင့်မြင့် ဒီဇိုင်းတုံးများ မတိုင်မီ အောက်အဆင့် ဒီဇိုင်းဘလောက်များကို စုစည်းပါ။

အောက်ဖော်ပြပါ command များသည် VHDL ဒီဇိုင်းနှင့် testbench ကို မည်သို့စုစည်းရမည်ကို သရုပ်ပြသည်။ files:
vcom -93 <behavioral>.vhd
vcom -93 <test_bench>.vhd

ဒီဇိုင်းကို အတုယူရန်၊ ရိုက်ထည့်ပါ
vsim
ဟောင်းအတွက်ample-
vsim test_adder_behave
test_adder_behave ဟု အမည်ပေးထားသည့် ဖွဲ့စည်းမှုပုံစံဖြင့် သတ်မှတ်ထားသော entity-architecture အတွဲကို testbench တွင် သရုပ်ဖော်ပါမည်။ သင့်ဒီဇိုင်းတွင် PLL core ပါရှိပါက၊ 1ps resolution ကို အသုံးပြုပါ-
vsim -t ps
ဟောင်းအတွက်ample-
vsim -t ps test_adder_behave

ဖွဲ့စည်းပုံ သရုပ်သကန်
Use the following procedure to perform structural simulation.

1. Generate a structural VHDL netlist. If you are using Synopsys Design Compiler, generate a structural VHDL netlist using this tool.
   If you are using other synthesis tools, generate a gate-level VHDL from your EDIF netlist by using the file သင့်ပရောဂျက်တွင် အလိုအလျောက်ထုတ်ပေးသည်။ အချို့သော ဒီဇိုင်းမိသားစုများက သင့်ကို ဖန်တီးနိုင်စေပါသည်။ fileTools > Export > Netlist menu မှ တိုက်ရိုက်
   မှတ်ချက် - The generated VHDL uses std_logic for all ports. The bus ports will be in the same bit order as they appear in the EDIF netlist.
2. Map to the VITAL library. Run the following command to map the compiled VITAL library.
   vmap <vhd_fam> $ALSDIR\lib\vtl\95\mti\<vhd_fam>
3. Compile the structural netlist. Compile your VHDL design and testbench file၎။ အောက်ဖော်ပြပါ command များသည် VHDL ဒီဇိုင်းနှင့် testbench ကို မည်သို့စုစည်းရမည်ကို သရုပ်ပြသည်။ files:
   vcom -just e -93 <structural>.vhd
   vcom -just a -93 <structural>.vhd
   vcom <test_bench>.vhd
   မှတ်ချက် - First, the application compiles the entities. Then, it compiles the architectures, as required for VHDL netlists written by some tools.
4. Run the structural simulation. To simulate your design, type: vsim <configuration_name>
   ဟောင်းအတွက်ample: vsim test_adder_structure
   The entity-architecture pair specified by the configuration named test_adder_structure in the testbench will be simulated.
   If your design contains a PLL core, use a 1ps resolution: vsim -t ps <configuration_name>
   ဟောင်းအတွက်ample: vsim -t ps test_adder_structure

Timing သရုပ်သကန်
To perform timing simulation:

1. If you have not done so, back-annotate your design and create your testbench.
2. To perform a timing simulation using your V-System or ModelSim simulator, compile your VHDL design and testbench files၊ အကယ်၍ ၎င်းတို့သည် structural simulation အတွက် မစုစည်းရသေးပါက၊ simulation တစ်ခုကို run ပါ။ အောက်ဖော်ပြပါ command များသည် VHDL ဒီဇိုင်းနှင့် testbench ကို မည်သို့စုစည်းရမည်ကို သရုပ်ပြသည်။ files:
   vcom -just e -93 <structural>.vhd
   vcom -just a -93 <structural>.vhd
   vcom <test_bench>.vhd
   မှတ်ချက်- ယခင်အဆင့်များကို လုပ်ဆောင်ခြင်းသည် အချို့သောကိရိယာများဖြင့် ရေးသားထားသော VHDL netlists အတွက် လိုအပ်သည့်အတိုင်း entities များကို ဦးစွာစုစည်းပြီး ထို့နောက် Architectures များကို စုစည်းပေးပါသည်။
3. Run the back-annotation simulation using the timing information in the SDF file. Type: vsim -sdf[max|typ|min] /<region>=<design name>.sdf -c <configuration_name>
   ဟိ option သည် back annotation ကိုစတင်သည့်ဒီဇိုင်းတစ်ခုရှိ instance တစ်ခုသို့ဒေသ (သို့မဟုတ်လမ်းကြောင်း) ကိုသတ်မှတ်သည်။ သင်မှတ်ချက်ချလိုသော ပိုမိုကြီးမားသော စနစ်ဒီဇိုင်း သို့မဟုတ် testbench တွင် သီးခြား FPGA စံနမူနာကို သတ်မှတ်ရန် ၎င်းကို သင်အသုံးပြုနိုင်သည်။ ဟောင်းအတွက်ample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   ဒီ example၊ entity adder ကို testbench တွင် instance "uut" အဖြစ် instantiated လုပ်ထားပါသည်။ testbench ရှိ "test_adder_structural" ဟု အမည်ပေးထားသည့် ဖွဲ့စည်းမှုပုံစံဖြင့် သတ်မှတ်ထားသော entity-architecture အတွဲကို SDF တွင် သတ်မှတ်ထားသော အများဆုံးနှောင့်နှေးမှုများသုံးပြီး အတုယူမည် file.
   If your design contains a PLL core, use a 1ps resolution: vsim -t ps -sdf[max|typ|min] /<region>=<design name>.sdf -c <configuration_name>
   ဟောင်းအတွက်ample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A – ထုတ်ကုန်ပံ့ပိုးမှု

Microsemi SoC Products Group သည် ဖောက်သည်ဝန်ဆောင်မှု၊ ဖောက်သည်နည်းပညာပံ့ပိုးမှုစင်တာ၊ a webဆိုက်၊ အီလက်ထရွန်နစ်မေးလ်နှင့် ကမ္ဘာတစ်ဝှမ်းရှိ အရောင်းရုံးများ။
ဤနောက်ဆက်တွဲတွင် Microsemi SoC Products Group သို့ ဆက်သွယ်ခြင်းနှင့် ဤပံ့ပိုးကူညီမှုဝန်ဆောင်မှုများကို အသုံးပြုခြင်းဆိုင်ရာ အချက်အလက်များပါရှိသည်။

ဧည့်ဝန်ဆောင်မှု
ထုတ်ကုန်စျေးနှုန်း၊ ထုတ်ကုန်အဆင့်မြှင့်တင်မှု၊ အပ်ဒိတ်အချက်အလက်၊ မှာယူမှုအခြေအနေနှင့် ခွင့်ပြုချက်ကဲ့သို့သော နည်းပညာမဟုတ်သော ထုတ်ကုန်ပံ့ပိုးမှုအတွက် ဖောက်သည်ဝန်ဆောင်မှုကို ဆက်သွယ်ပါ။
မြောက်အမေရိကမှ 800.262.1060 ကိုခေါ်ဆိုပါ။
ကမ္ဘာတစ်ဝှမ်းမှ 650.318.4460 ကိုခေါ်ဆိုပါ။
Fax၊ ကမ္ဘာပေါ်ရှိ မည်သည့်နေရာမှမဆို၊ 408.643.6913

ဖောက်သည်နည်းပညာပံ့ပိုးမှုစင်တာ
Microsemi SoC Products Group staffs its Customer Technical Support Center with highly skilled engineers who can help answer your hardware, software, and design questions about Microsemi SoC Products. The Customer Technical Support Center spends a great deal of time creating application notes, answers to common design cycle questions, documentation of known issues, and various FAQs.  So, before you contact us, please visit our online resources. It is very likely we have already answered your questions.

နည်းပညာနှင့်ပတ်သက်သောအထောက်အပံ့
ဖောက်သည်ပံ့ပိုးကူညီမှုထံ သွားရောက်ပါ။ webဆိုဒ် (www.microsemi.com/soc/support/search/default.aspx) နောက်ထပ်အချက်အလက်များနှင့် ပံ့ပိုးကူညီမှုများအတွက်။ ရှာဖွေနိုင်သော အဖြေများစွာရှိသည်။ web အရင်းအမြစ်တွင် ပုံများ၊ ပုံများ၊ နှင့် အခြားအရင်းအမြစ်များသို့ လင့်ခ်များ ပါဝင်သည်။ website.

Website
SoC ပင်မစာမျက်နှာတွင် နည်းပညာနှင့် နည်းပညာမဟုတ်သော အချက်အလက်မျိုးစုံကို သင်ရှာဖွေနိုင်ပါသည်။ www.microsemi.com/soc.

ဖောက်သည်နည်းပညာပံ့ပိုးမှုစင်တာကို ဆက်သွယ်ခြင်း။
နည်းပညာပံ့ပိုးမှုစင်တာမှ ကျွမ်းကျင်သော အင်ဂျင်နီယာများ ဝန်ထမ်းများ။ နည်းပညာပံ့ပိုးမှုစင်တာကို အီးမေးလ်ဖြင့် သို့မဟုတ် Microsemi SoC ထုတ်ကုန်အုပ်စုမှတစ်ဆင့် ဆက်သွယ်နိုင်သည်။ website.
အီးမေးလ်
သင်၏နည်းပညာဆိုင်ရာမေးခွန်းများကို ကျွန်ုပ်တို့၏အီးမေးလ်လိပ်စာသို့ ဆက်သွယ်နိုင်ပြီး အီးမေးလ်၊ ဖက်စ် သို့မဟုတ် ဖုန်းဖြင့် ပြန်လည်ဖြေကြားနိုင်သည်။ ထို့အပြင် သင့်တွင် ဒီဇိုင်းပြဿနာများရှိပါက သင့်ဒီဇိုင်းကို အီးမေးလ်ပို့နိုင်ပါသည်။ files အကူအညီရယူရန်။
ကျွန်ုပ်တို့သည် တစ်နေ့တာလုံး အီးမေးလ်အကောင့်ကို အဆက်မပြတ် စောင့်ကြည့်နေပါသည်။ သင့်တောင်းဆိုချက်ကို ကျွန်ုပ်တို့ထံ ပေးပို့သည့်အခါ၊ သင့်တောင်းဆိုချက်ကို ထိရောက်စွာလုပ်ဆောင်ရန်အတွက် သင့်အမည်အပြည့်အစုံ၊ ကုမ္ပဏီအမည်နှင့် သင်၏ဆက်သွယ်ရန်အချက်အလက်များကို ထည့်သွင်းရန်သေချာပါစေ။
နည်းပညာဆိုင်ရာ ပံ့ပိုးကူညီမှု အီးမေးလ်လိပ်စာ ဖြစ်ပါ သည်။ soc_tech@microsemi.com.

ငါ့ကိစ္စများ
Microsemi SoC Products Group သုံးစွဲသူများသည် My Cases သို့သွားခြင်းဖြင့် နည်းပညာဆိုင်ရာကိစ္စရပ်များကို အွန်လိုင်းတွင် တင်သွင်းနိုင်ပြီး ခြေရာခံနိုင်ပါသည်။
အမေရိကန်ပြင်ပ
US စံတော်ချိန်ပြင်ပတွင် အကူအညီလိုအပ်သော ဝယ်ယူသူများသည် အီးမေးလ်မှတဆင့် နည်းပညာဆိုင်ရာ အကူအညီကို ဆက်သွယ်နိုင်သည် (soc_tech@microsemi.com) သို့မဟုတ် ဒေသတွင်း အရောင်းရုံးသို့ ဆက်သွယ်ပါ။ အရောင်းရုံးစာရင်းများကို ကြည့်ရှုနိုင်ပါသည်။ www.microsemi.com/soc/company/contact/default.aspx.

ITAR နည်းပညာပံ့ပိုးမှု
International Traffic in Arms Regulations (ITAR) မှ ထိန်းချုပ်ထားသော RH နှင့် RT FPGA ဆိုင်ရာ နည်းပညာဆိုင်ရာ ပံ့ပိုးကူညီမှုအတွက် ကျွန်ုပ်တို့ထံ ဆက်သွယ်ပါ။ soc_tech_itar@microsemi.com. တနည်းအားဖြင့် My Cases အတွင်း ITAR drop-down list တွင် Yes ကိုရွေးပါ။ ITAR-ထိန်းညှိထားသော Microsemi FPGAs အပြည့်အစုံအတွက်၊ ITAR သို့ သွားပါ။ web စာမျက်နှာ။

Microsemi Corporate ရုံးချုပ်
One Enterprise၊ Aliso Viejo CA 92656 USA
USA အတွင်း- +1 ၇၃၆-၇၈၄-၆၀၉၄
အရောင်း- +1 ၇၃၆-၇၈၄-၆၀၉၄
Fax- +1 ၇၃၆-၇၈၄-၆၀၉၄

Microsemi ကော်ပိုရေးရှင်း (NASDAQ: MSCC) သည် အာကာသ၊ ကာကွယ်ရေးနှင့် လုံခြုံရေးအတွက် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းဖြေရှင်းချက်များအတွက် ပြည့်စုံသောအစုစုကို ပေးဆောင်ပါသည်။ လုပ်ငန်းနှင့် ဆက်သွယ်ရေး၊ စက်မှုနှင့် အစားထိုးစွမ်းအင်ဈေးကွက်များ။ ထုတ်ကုန်များတွင် စွမ်းဆောင်ရည်မြင့်မားသော၊ ယုံကြည်စိတ်ချရမှုမြင့်မားသော analog နှင့် RF စက်များ၊ ရောနှောထားသော အချက်ပြမှုနှင့် RF ပေါင်းစည်းထားသော ဆားကစ်များ၊ စိတ်ကြိုက်ပြင်ဆင်နိုင်သော SoCs၊ FPGAs နှင့် ပြီးပြည့်စုံသော စနစ်ခွဲများ ပါဝင်သည်။ Microsemi သည် ကယ်လီဖိုးနီးယားပြည်နယ် Aliso Viejo တွင် ရုံးချုပ်ရှိသည်။ တွင်ပိုမိုလေ့လာပါ။ www.microsemi.com.

© 2012 Microsemi ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်ကိုလက်ဝယ်ထားသည်။ Microsemi နှင့် Microsemi လိုဂိုများသည် Microsemi Corporation ၏ ကုန်အမှတ်တံဆိပ်များဖြစ်သည်။ အခြားကုန်အမှတ်တံဆိပ်များနှင့် ဝန်ဆောင်မှုအမှတ်အသားများအားလုံးသည် သက်ဆိုင်ရာပိုင်ရှင်များ၏ ပိုင်ဆိုင်မှုဖြစ်သည်။
5-57-9006-12/11.12

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

Microchip VHDL VITAL SoC ဒီဇိုင်း Suite ဗားရှင်းများ [pdf] အသုံးပြုသူလမ်းညွှန် ဗားရှင်း 2024.2 မှ 12.0၊ VHDL VITAL SoC ဒီဇိုင်း Suite ဗားရှင်းများ၊ VHDL VITAL၊ SoC ဒီဇိုင်း Suite ဗားရှင်းများ၊ Suite ဗားရှင်းများ၊ ဗားရှင်းများ

ကိုးကား

• အသုံးပြုသူလက်စွဲ