Intel လိုဂိုHDMI Arria 10 FPGA IP ဒီဇိုင်းထွample
အသုံးပြုသူလမ်းညွှန်intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွampleHDMI Intel® Arria 10 FPGA IP
ဒီဇိုင်းထွample အသုံးပြုသူလမ်းညွှန်
Intel®Quartus® အတွက် အပ်ဒိတ်လုပ်ထားသည်။
Prime Design Suite - 22.4
IP ဗားရှင်း- 19.7.1

မာတိကာ ပုန်း
1 HDMI Intel® FPGA IP ဒီဇိုင်း Example Intel® Arria® 10 စက်များအတွက် အမြန်စတင်လမ်းညွှန်
2 HDMI 2.1 ဒီဇိုင်းထွample (ပံ့ပိုးမှု FRL = 1)
3 HDMI 2.0 ဒီဇိုင်းထွample (ပံ့ပိုးမှု FRL = 0)
4 HDCP ကျော် HDMI 2.0/2.1 ဒီဇိုင်းထွample
5 HDMI Intel Arria 10 FPGA IP ဒီဇိုင်း Example အသုံးပြုသူလမ်းညွှန် မော်ကွန်း
6 HDMI Intel Arria 10 FPGA IP Design Ex အတွက် ပြန်လည်ပြင်ဆင်မှုမှတ်တမ်းample အသုံးပြုသူလမ်းညွှန်
7 စာရွက်စာတမ်းများ / အရင်းအမြစ်များ
7.1 ကိုးကား
8 ဆက်စပ်ပို့စ်များ

HDMI Intel® FPGA IP ဒီဇိုင်း Example Intel® Arria® 10 စက်များအတွက် အမြန်စတင်လမ်းညွှန်

HDMI Intel® 10 စက်ပစ္စည်းများတွင် ပေါင်းစပ်စမ်းသပ်ခြင်းနှင့် ဟာ့ဒ်ဝဲစမ်းသပ်ခြင်းတို့ကို ပံ့ပိုးပေးသည့် ဟာ့ဒ်ဝဲ ဒီဇိုင်းပုံစံ ပါရှိသည်။
FPGA IP ဒီဇိုင်း exampIntel Arria® အတွက် le
HDMI Intel FPGA IP သည် အောက်ပါ ဒီဇိုင်းဟောင်းကို ပေးဆောင်သည်။amples-

  • ပုံသေနှုန်းလင့်ခ် (FRL) မုဒ်ကို ဖွင့်ထားသည့် HDMI 2.1 RX-TX ပြန်လည်ပေးပို့ခြင်း ဒီဇိုင်း
  • FRL မုဒ်ကို ပိတ်ထားသည့် HDMI 2.0 RX-TX ပြန်လည်ပေးပို့ခြင်း ဒီဇိုင်း
  • HDMI 2.0 ကျော် HDCP ဒီဇိုင်း

မှတ်ချက် - HDCP အင်္ဂါရပ်သည် Intel® Quartus Prime Pro Edition ဆော့ဖ်ဝဲလ်တွင် မပါဝင်ပါ။
HDCP အင်္ဂါရပ်ကို အသုံးပြုရန်၊ Intel တွင် ဆက်သွယ်ပါ။ https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
ဒီဇိုင်းထုတ်တဲ့အခါ exampparameter editor သည် အလိုအလျောက် ဖန်တီးပေးပါသည်။ fileဟာ့ဒ်ဝဲတွင် ဒီဇိုင်းကို ပုံဖော်ရန်၊ စုစည်းရန်နှင့် စမ်းသပ်ရန် လိုအပ်သည်။
ပုံ ၁။ ဖွံ့ဖြိုးတိုးတက်မှု အဆင့်များintel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - ဖွံ့ဖြိုးတိုးတက်ရေး အဆင့်များဆက်စပ်အချက်အလက်
HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန်
၁.၃။ ဒီဇိုင်းဖန်တီးခြင်း။
ဒီဇိုင်းဟောင်းကိုထုတ်လုပ်ရန် Intel Quartus Prime ဆော့ဖ်ဝဲလ်တွင် HDMI Intel FPGA IP ကန့်သတ်ချက်အယ်ဒီတာကို အသုံးပြုပါ။amples။ Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်ကိုလက်ဝယ်ထားသည်။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။ *အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။
Nios နှင့်စတင်သည်။® II EDS တွင် Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲဗားရှင်း 19.2 နှင့် Intel Quartus Prime Standard Edition ဆော့ဖ်ဝဲဗားရှင်း 19.1၊ Intel သည် Nios II EDS ၏ Windows* ဗားရှင်းရှိ Cygwin အစိတ်အပိုင်းကို ဖယ်ရှားခဲ့ပြီး Linux (WSL) အတွက် Windows* Subsytem ဖြင့် အစားထိုးခဲ့သည်။ သင်သည် Windows* အသုံးပြုသူဖြစ်ပါက၊ သင်၏ ဒီဇိုင်းဟောင်းကို မထုတ်ပေးမီ WSL ကို ထည့်သွင်းရန် လိုအပ်ပါသည်။ampလဲ့
ပုံ ၃။ Design Flow ကို ဖန်တီးခြင်း။intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Design Flow ကို ဖန်တီးခြင်း။

  1. Intel Arria 10 စက်ပစ္စည်းမိသားစုကို ပစ်မှတ်ထားသည့် ပရောဂျက်တစ်ခုဖန်တီးပြီး လိုချင်သောစက်ပစ္စည်းကို ရွေးချယ်ပါ။
  2. IP Catalog တွင်၊ Interface Protocols ➤ Audio & Video ➤ HDMI Intel FPGA IP ကို ​​ရှာဖွေပြီး နှစ်ချက်နှိပ်ပါ။ New IP မူကွဲ သို့မဟုတ် New IP ကွဲလွဲမှု ဝင်းဒိုး ပေါ်လာသည်။
  3. သင့်စိတ်ကြိုက် IP ဗားရှင်းအတွက် ထိပ်တန်းအမည်ကို သတ်မှတ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်သူသည် IP ကွဲပြားမှုဆက်တင်များကို a တွင် သိမ်းဆည်းသည်။ file အမည်ရှိ .ip သို့မဟုတ် .qsys.
  4. OK ကိုနှိပ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်မှုပေါ်လာသည်။
  5. IP tab တွင် TX နှင့် RX နှစ်ခုလုံးအတွက် လိုချင်သော parameters များကို configure လုပ်ပါ။
  6. HDMI 2.1 ဒီဇိုင်း ex ကို ထုတ်လုပ်ရန် ပံ့ပိုးမှု FRL ကန့်သတ်ဘောင်ကို ဖွင့်ပါ။ampFRL မုဒ်တွင်။ HDMI 2.0 ဒီဇိုင်း ex ကို ထုတ်လုပ်ရန် ၎င်းကို ပိတ်ပါ။ampFRL မပါဘဲ le
  7. ဒီဇိုင်းထွက၊ampတက်ဘ်တွင် Arria 10 HDMI RX-TX ပြန်လည်ပေးပို့ခြင်းကို ရွေးချယ်ပါ။
  8. testbench ကိုထုတ်လုပ်ရန် Simulation ကိုရွေးချယ်ပြီး ဟာ့ဒ်ဝဲဒီဇိုင်း ex ကိုထုတ်လုပ်ရန် Synthesis ကိုရွေးချယ်ပါ။ample. သင်သည် ဒီဇိုင်းဟောင်းကို ထုတ်လုပ်ရန် ဤရွေးချယ်စရာများထဲမှ အနည်းဆုံးတစ်ခုကို ရွေးချယ်ရပါမည်။ample file၎။ နှစ်ခုလုံးကို ရွေးရင် မျိုးဆက်အချိန် ပိုကြာပါတယ်။
  9. Generate အတွက် File ဖော်မတ်၊ Verilog သို့မဟုတ် VHDL ကိုရွေးချယ်ပါ။
  10. Target Development Kit အတွက် Intel Arria 10 GX FPGA Development Kit ကို ရွေးပါ။ ဖွံ့ဖြိုးတိုးတက်မှုကိရိယာအစုံကို သင်ရွေးချယ်ပါက၊ ပစ်မှတ်ကိရိယာ (အဆင့် 4 တွင် ရွေးချယ်ထားသည်) ပစ်မှတ်ဘုတ်ပေါ်ရှိ စက်ပစ္စည်းနှင့် ကိုက်ညီရန် ပြောင်းလဲသွားသည်။ Intel Arria 10 GX FPGA Development Kit အတွက်၊ မူရင်းစက်ပစ္စည်းမှာ 10AX115S2F4I1SG ဖြစ်သည်။
  11. Generate Ex ကိုနှိပ်ပါ။ample ဒီဇိုင်း။

ဆက်စပ်အချက်အလက်
Windows* OS တွင် Linux* (WSL) အတွက် Windows* Subsystem ကို မည်သို့ ထည့်သွင်းရမည်နည်း။
၁.၄။ ဒီဇိုင်းကို ပုံဖော်ခြင်း။
HDMI testbench သည် TX instance မှ RX instance သို့ serial loopback ဒီဇိုင်းကို တုပသည်။ အတွင်းပိုင်း ဗီဒီယိုပုံစံ ဂျင်နရေတာ၊ အော်ဒီယိုample generator၊ sideband data generator နှင့် auxiliary data generator modules များသည် HDMI TX instance ကို မောင်းနှင်ပြီး TX instance မှ serial output သည် testbench ရှိ RX instance သို့ ချိတ်ဆက်သည်။
ပုံ 3. Design Simulation Flowintel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Design Flow ကိုထုတ်လုပ်ခြင်း ၁

  1. လိုချင်သော simulation folder ကိုသွားပါ။
  2. သင်နှစ်သက်ရာ ပံ့ပိုးပေးထားသော Simulator အတွက် သရုပ်ပြခြင်း script ကိုဖွင့်ပါ။ ဇာတ်ညွှန်းသည် ပေါင်းစပ်ပြီး စမ်းသပ်ခုံတန်းကို စီစစ်စက်တွင် လုပ်ဆောင်သည်။
  3. ရလဒ်များကိုခွဲခြမ်းစိတ်ဖြာပါ။

ဇယား ၁။ Simulation လုပ်ဆောင်ရန် အဆင့်များ

Simulator အလုပ်လမ်းညွှန် ညွှန်ကြားချက်များ
 Riviera-PRO*  /simulation/aldec command line တွင် ရိုက်ထည့်ပါ။
vsim -c -do aldec.do
မော်ဒယ်လ်*  /simulation/mentor command line တွင် ရိုက်ထည့်ပါ။
vsim -c -do mentor.do
 VCS*  /simulation/synopsys/vcs command line တွင် ရိုက်ထည့်ပါ။
အရင်းအမြစ် vcs_sim.sh
 VCS MX  /simulation/synopsys/ vcsmx command line တွင် ရိုက်ထည့်ပါ။
အရင်းအမြစ် vcsmx_sim.sh
 Xcelium* မျဉ်းပြိုင်  /simulation/xcelium command line တွင် ရိုက်ထည့်ပါ။
အရင်းအမြစ် xcelium_sim.sh

အောင်မြင်သော သရုပ်ဖော်မှုတစ်ခုသည် အောက်ပါမက်ဆေ့ချ်ဖြင့် အဆုံးသတ်သည်-
# SYMBOLS_PER_CLOCK = ၂
# VIC = ၄
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = ၄၈
# AUDIO_CHANNEL = ၈
# သရုပ်သကန်လွန်
၁.၅။ ဒီဇိုင်းပြုစုခြင်းနှင့် စမ်းသပ်ခြင်း။intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - ဒီဇိုင်းကို စုစည်းပြီး စမ်းသပ်ခြင်း။

ဟာ့ဒ်ဝဲဟောင်းတွင် သရုပ်ပြစမ်းသပ်မှုကို စုစည်းပြီး လုပ်ဆောင်ရန်ample ဒီဇိုင်း၊ ဤအဆင့်များကို လိုက်နာပါ။

  1. Hardware ex သေချာပါစေ။ampဒီဇိုင်းမျိုးဆက် ပြီးပါပြီ။
  2. Intel Quartus Prime ဆော့ဖ်ဝဲကိုဖွင့်ပြီး .qpf ကိုဖွင့်ပါ။ file.
    • HDMI 2.1 ဒီဇိုင်းဟောင်းampပံ့ပိုးကူညီမှုဖြင့် FRL ဖွင့်ထားသည်- ပရောဂျက်လမ်းညွှန်/quartus/a10_hdmi21_frl_demo.qpf
    • HDMI 2.0 ဒီဇိုင်းဟောင်းampပံ့ပိုးကူညီမှုဖြင့် FRL ပိတ်ထားသည်- projectd irectory/quartus/a10_hdmi2_demo.qpf
  3. Processing ➤ Start Compilation ကိုနှိပ်ပါ။
  4. အောင်မြင်စွာစုစည်းပြီးနောက်၊ a .sof file quartus/output_ တွင်ထုတ်ပေးလိမ့်မည်files လမ်းညွှန်။
  5. လေယာဉ်ပေါ်ရှိ FMC အပေါက် B (J2) သို့ ချိတ်ဆက်ပါ-
    • HDMI 2.1 ဒီဇိုင်းဟောင်းample ပံ့ပိုးမှု FRL ကိုဖွင့်ထားသည်- Bitec HDMI 2.1 FMC Daughter Card Rev 9
    မှတ်ချက် - သင်၏ Bitec HDMI သမီးကတ်၏ ပြန်လည်ပြင်ဆင်မှုကို သင်ရွေးချယ်နိုင်သည်။ Design Ex ရဲ့အောက်မှာampတက်ဘ်၊ HDMI Daughter Card Revision ကို Revision 9၊ Revision သို့မဟုတ် သမီးကတ်မရှိဟု သတ်မှတ်ပါ။ မူရင်းတန်ဖိုးမှာ Revision 9 ဖြစ်သည်။
    • HDMI 2.0 ဒီဇိုင်းဟောင်းample ပံ့ပိုးမှု FRL ပိတ်ထားသည်- Bitec HDMI 2.0 FMC Daughter Card Rev 11
  6. Bitec FMC သမီးကတ်၏ TX (P1) ကို ပြင်ပဗီဒီယိုအရင်းအမြစ်တစ်ခုသို့ ချိတ်ဆက်ပါ။
  7. Bitec FMC သတို့သမီးကတ်၏ RX (P2) ကို ပြင်ပဗီဒီယိုစုပ်ခွက် သို့မဟုတ် ဗီဒီယိုခွဲခြမ်းစိတ်ဖြာသည့်ကိရိယာသို့ ချိတ်ဆက်ပါ။
  8. ဖွံ့ဖြိုးတိုးတက်မှုဘုတ်အဖွဲ့ရှိ ခလုတ်များအားလုံးသည် ပုံသေအနေအထားတွင် ရှိနေကြောင်း သေချာပါစေ။
  9. ထုတ်လုပ်ထားသော .sof ကို အသုံးပြု၍ ဖွံ့ဖြိုးတိုးတက်မှုဘုတ်အဖွဲ့တွင် ရွေးချယ်ထားသော Intel Arria 10 စက်ပစ္စည်းကို ပြင်ဆင်သတ်မှတ်ပါ။ file (Tools ➤ Programmer )။
  10. ခွဲခြမ်းစိတ်ဖြာသူသည် အရင်းအမြစ်မှထုတ်ပေးသော ဗီဒီယိုကို ပြသသင့်သည်။

ဆက်စပ်အချက်အလက်
Intel Arria 10 FPGA Development Kit အသုံးပြုသူလမ်းညွှန်
၁.၄။ HDMI Intel FPGA IP ဒီဇိုင်းထွample ကန့်သတ်ချက်များ
ဇယား ၁။
HDMI Intel FPGA IP ဒီဇိုင်းထွample Intel Arria 10 စက်များအတွက် ကန့်သတ်ချက်များ ဤရွေးချယ်မှုများသည် Intel Arria 10 စက်များအတွက်သာ ရနိုင်ပါသည်။

ကန့်သတ်ချက် တန်ဖိုး

ဖော်ပြချက်
ရနိုင်သော ဒီဇိုင်း Example
ဒီဇိုင်းကို ရွေးပါ။ Arria 10 HDMI RX-TX ပြန်လည်ပေးပို့ခြင်း။ ဒီဇိုင်းဟောင်းကို ရွေးပါ။ampLe to be generated.

ဒီဇိုင်းထွample Files
သရုပ်သကန် အဖွင့်အပိတ် လိုအပ်သည်များကိုထုတ်လုပ်ရန် ဤရွေးချယ်မှုကိုဖွင့်ပါ။ files simulation testbench အတွက်။
ပေါင်းစပ်ခြင်း။ အဖွင့်အပိတ် လိုအပ်သည်များကိုထုတ်လုပ်ရန် ဤရွေးချယ်မှုကိုဖွင့်ပါ။ fileIntel Quartus Prime စုစည်းမှုနှင့် ဟာ့ဒ်ဝဲသရုပ်ပြမှုအတွက် s။

ထုတ်လုပ်ထားသော HDL ဖော်မတ်
ထုတ်လုပ်ပါ။ File ပုံစံ Verilog၊ VHDL ထုတ်လုပ်ထားသော ဒီဇိုင်းဟောင်းအတွက် သင်နှစ်သက်သော HDL ဖော်မတ်ကို ရွေးပါ။ample fileသတ်မှတ်
မှတ်ချက် - ဤရွေးချယ်မှုသည် ထုတ်ပေးထားသော ထိပ်တန်းအဆင့် IP အတွက် ဖော်မတ်ကိုသာ ဆုံးဖြတ်သည်။ file၎။ အခြားအားလုံး files (ဥပမာample testbenches နှင့် ထိပ်တန်းအဆင့် files for hardware demonstration) သည် Verilog HDL ဖော်မတ်ဖြစ်သည်။

ပစ်မှတ်ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာ
ဘုတ်ကို ရွေးပါ။ Development Kit မရှိ၊ ပစ်မှတ်ထားသော ဒီဇိုင်းဟောင်းအတွက် ဘုတ်ကို ရွေးပါ။ampလဲ့
Arria 10 GX FPGA Development Kit၊

စိတ်ကြိုက်ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာ

 • ဖွံ့ဖြိုးတိုးတက်မှု Kit မရှိပါ- ဤရွေးချယ်မှုသည် ဒီဇိုင်းဟောင်းအတွက် ဟာ့ဒ်ဝဲကဏ္ဍအားလုံးကို ဖယ်ထုတ်ထားသည်။ampလဲ့ IP core သည် pin assignments အားလုံးကို virtual pins အဖြစ် သတ်မှတ်သည်။
• Arria 10 GX FPGA ဖွံ့ဖြိုးတိုးတက်မှု Kit- ဤရွေးချယ်မှုသည် ဤဖွံ့ဖြိုးရေးကိရိယာတွင် စက်ပစ္စည်းနှင့် ကိုက်ညီရန် ပရောဂျက်၏ပစ်မှတ်စက်ပစ္စည်းကို အလိုအလျောက်ရွေးချယ်သည်။ ပစ်မှတ်ကိရိယာကို အသုံးပြု၍ သင်ပြောင်းလဲနိုင်သည်။ ပစ်မှတ် ကိရိယာကို ပြောင်းပါ။ သင့်ဘုတ်အဖွဲ့ပြန်လည်ပြင်ဆင်မှုတွင် မတူညီသောစက်ပစ္စည်းမျိုးကွဲရှိပါက ကန့်သတ်ချက်များရှိသည်။ IP core သည် developer kit အရ pin assignments အားလုံးကို သတ်မှတ်သည်။
•Custom Development Kit- ဤရွေးချယ်မှုသည် ဒီဇိုင်းဟောင်းကို ခွင့်ပြုသည်။ampIntel FPGA ဖြင့် Third Party Development Kit တွင် စမ်းသပ်ရန်။ ပင်နံပါတ်တာဝန်များကို သင်ကိုယ်တိုင် သတ်မှတ်ရန် လိုအပ်နိုင်သည်။

ပစ်မှတ် ကိရိယာ
ပစ်မှတ် ကိရိယာကို ပြောင်းပါ။ အဖွင့်အပိတ် ဤရွေးချယ်မှုကိုဖွင့်ပြီး ဖွံ့ဖြိုးတိုးတက်မှုအစုံအတွက် နှစ်သက်သောစက်ပစ္စည်းမျိုးကွဲကို ရွေးချယ်ပါ။

HDMI 2.1 ဒီဇိုင်းထွample (ပံ့ပိုးမှု FRL = 1)

HDMI 2.1 ဒီဇိုင်းဟောင်းample FRL မုဒ်တွင် RX ချန်နယ် လေးခုနှင့် TX ချန်နယ် လေးခုပါ၀င်သည့် HDMI instance အပြိုင် loopback တစ်ခုကို သရုပ်ပြသည်။
ဇယား 3. HDMI 2.1 ဒီဇိုင်းထွampIntel Arria 10 စက်များအတွက် le

ဒီဇိုင်းထွample ဒေတာနှုန်း ရုပ်သံလိုင်းစနစ်

Loopback အမျိုးအစား
Arria 10 HDMI RX-TX ပြန်လည်ပေးပို့ခြင်း။ • 12 Gbps (FRL)
• 10 Gbps (FRL)
• 8Gbps (FRL)
• 6 Gbps (FRL)
• 3 Gbps (FRL)
• <6 Gbps (TMDS)		 ရိုးရှင်းသော FIFO ကြားခံနှင့်အပြိုင်

အင်္ဂါရပ်များ

  • ဒီဇိုင်းသည် HDMI 2.1 စုပ်ခွက်နှင့် အရင်းအမြစ်ကြားတွင် တိုက်ရိုက် HDMI ဗီဒီယိုစီးကြောင်းဖြတ်သန်းမှုကို လုပ်ဆောင်ရန် FIFO buffers များကို လှုံ့ဆော်ပေးသည်။
  • ဒီဇိုင်းသည် လည်ပတ်နေချိန်အတွင်း FRL မုဒ်နှင့် TMDS မုဒ်အကြား ပြောင်းနိုင်သည်။
  • ဒီဇိုင်းသည် အစောပိုင်း အမှားရှာပြင်ခြင်းအတွက် LED status ကို အသုံးပြုထားသည်။tage.
  • ဒီဇိုင်းသည် HDMI RX နှင့် TX instance များပါရှိသည်။
  • ဒီဇိုင်းသည် RX-TX link module တွင် Dynamic Range and Mastering (HDR) InfoFrame ၏ ထည့်သွင်းခြင်းနှင့် စစ်ထုတ်ခြင်းကို သရုပ်ပြသည်။
  • ဒီဇိုင်းသည် TX နှင့်ချိတ်ဆက်ထားသော sink နှင့် RX သို့ချိတ်ဆက်ထားသောအရင်းအမြစ်ကြား FRL နှုန်းကိုညှိနှိုင်းသည်။ ဒီဇိုင်းသည် EDID ကို ပုံသေဖွဲ့စည်းမှုဖြင့် ပြင်ပ sink မှ on-board RX သို့ ဖြတ်သန်းသည်။ Nios II ပရိုဆက်ဆာသည် TX နှင့်ချိတ်ဆက်ထားသော sink ၏စွမ်းရည်အပေါ်အခြေခံသည့်လင့်ခ်ကိုညှိနှိုင်းသည်။ TX နှင့် RX FRL စွမ်းရည်များကို ကိုယ်တိုင်ထိန်းချုပ်ရန် user_dipsw on-board ခလုတ်ကိုလည်း သင်ပြောင်းနိုင်သည်။
  • ဒီဇိုင်းတွင် အမှားရှာပြင်ခြင်း အင်္ဂါရပ်များစွာ ပါဝင်သည်။
    RX instance သည် ပြင်ပဗီဒီယို ဂျင်နရေတာမှ ဗီဒီယိုရင်းမြစ်ကို လက်ခံရရှိပြီး ဒေတာသည် TX instance သို့မပို့မီ loopback FIFO မှတဆင့် သွားပါသည်။ လုပ်ဆောင်ချက်ကို အတည်ပြုရန် သင်သည် ပြင်ပဗီဒီယိုခွဲခြမ်းစိတ်ဖြာသူ၊ မော်နီတာ သို့မဟုတ် HDMI ချိတ်ဆက်မှုရှိသော ရုပ်မြင်သံကြားကို TX core သို့ ချိတ်ဆက်ရန် လိုအပ်သည်။

၂.၁။ HDMI 2.1 RX-TX ပြန်လည်ပေးပို့ခြင်း ဒီဇိုင်း ပိတ်ဆို့ခြင်း ပုံကြမ်း
HDMI RX-TX retransmit ဒီဇိုင်းဟောင်းampပံ့ပိုးမှု FRL ဖွင့်ထားဖြင့် HDMI 2.1 အတွက် simplex ချန်နယ်မုဒ်တွင် အပြိုင် loopback ကို သရုပ်ပြသည်။
ပုံ 4. HDMI 2.1 RX-TX Retransmit Block Diagramintel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Block Diagram၂.၂။ RX-Only သို့မဟုတ် TX-Only Desig ဖန်တီးခြင်း။ns
အဆင့်မြင့်အသုံးပြုသူများအတွက် TX- သို့မဟုတ် RX-သီးသန့်ဒီဇိုင်းဖန်တီးရန် HDMI 2.1 ဒီဇိုင်းကို သင်အသုံးပြုနိုင်ပါသည်။
ပုံ 5. RX-Only သို့မဟုတ် TX-Only ဒီဇိုင်းအတွက် လိုအပ်သော အစိတ်အပိုင်းများintel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Block Diagram ၁RX- သို့မဟုတ် TX-သီးသန့် အစိတ်အပိုင်းများကို အသုံးပြုရန်၊ ဒီဇိုင်းမှ မသက်ဆိုင်သော ပိတ်ဆို့မှုများကို ဖယ်ရှားပါ။
ဇယား 4. RX-Only နှင့် TX-Only ဒီဇိုင်းလိုအပ်ချက်များ

အသုံးပြုသူလိုအပ်ချက်များ ထိန်းသိမ်းပါ။ ဖယ်ရှားပါ။

ထည့်ပါ။
HDMI RX သာ RX ထိပ်တန်း • TX ထိပ်တန်း
• RX-TX လင့်ခ်
• CPU Subsystem
• Transceiver Arbiter		 –
HDMI TX သာ •TX ထိပ်တန်း
•CPU ခွဲစနစ်		 •RX ထိပ်တန်း
• RX-TX လင့်ခ်
•Transceiver Arbiter		 Video Pattern Generator (စိတ်ကြိုက် module သို့မဟုတ် Video and Image Processing (VIP) Suite မှ ထုတ်လုပ်ထားသည်)

RTL အပြောင်းအလဲများအပြင်၊ သင်သည် main.c script ကို တည်းဖြတ်ရန် လိုအပ်ပါသည်။
• HDMI TX-သီးသန့် ဒီဇိုင်းများအတွက်၊ အောက်ဖော်ပြပါလိုင်းများကို ဖယ်ရှားပြီး အစားထိုးခြင်းဖြင့် HDMI RX လော့ခ်ချမှု အခြေအနေအတွက် စောင့်ဆိုင်းမှုကို လျှော့ချပါ။
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE၊ PIO_RX_LOCKED_OFFSET၊
PIO_RX_LOCKED_WIDTH);
နေစဉ် (rx_hdmi_lock == 0) {
if (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE၊ PIO_VID_LOCKED_OFFSET၊
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE၊ PIO_RX_LOCKED_OFFSET၊
PIO_RX_LOCKED_WIDTH);
// rx သော့ခတ်ပြီးနောက် Tx ကို ပြန်လည်သတ်မှတ်ပါ။
အကယ်၍ (rx_hdmi_lock == 1) {
အကယ်၍ (READ_PIO(PIO_IN0_BASE၊ PIO_LOOPBACK_MODE_OFFSET၊
PIO_LOOPBACK_MODE_WIDTH) == ၁) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE၊ PIO_RX_FRL_RATE_OFFSET၊
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} အခြား {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• HDMI RX သီးသန့်ဒီဇိုင်းများအတွက်၊ main.c script တွင် အောက်ပါလိုင်းများကိုသာ ထားရှိပါ-
REDRIVER_INIT();
hdmi_rx_init();
၁.၂။ Hardware နှင့် Software လိုအပ်ချက်များ
Intel သည် ဒီဇိုင်းဟောင်းကို စမ်းသပ်ရန် အောက်ပါ ဟာ့ဒ်ဝဲနှင့် ဆော့ဖ်ဝဲလ်ကို အသုံးပြုသည်။ampလဲ့
ဟာ့ဒ်ဝဲ

  • Intel Arria 10 GX FPGA ဖွံ့ဖြိုးတိုးတက်မှု Kit
  • HDMI 2.1 အရင်းအမြစ် (Quantum Data 980 48G Generator)
  • HDMI 2.1 Sink (Quantum Data 980 48G Analyzer)
  • Bitec HDMI FMC 2.1 သတို့သမီးကတ် (Revision 9)
  • HDMI 2.1 အမျိုးအစား 3 ကေဘယ်များ ( Belkin 48Gbps HDMI 2.1 Cable ဖြင့် စမ်းသပ်ထားသည်)

ဆော့ဝဲ

  • Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲဗားရှင်း 20.1

၂.၁။ လမ်းညွှန်ဖွဲ့စည်းပုံ
လမ်းညွှန်များတွင် ထုတ်ပေးသည့်အရာများ ပါဝင်သည်။ files HDMI Intel FPGA IP ဒီဇိုင်း exampလဲ့
ပုံ 6. Design Ex အတွက် Directory Structureampleintel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - ဒီဇိုင်းထွampleဇယား 5. ဖန်တီးထားသော RTL Files

ဖိုင်တွဲများ Files/subfolders များ
ဘုံ clock_control.ip
clock_crosser.v
dcfifo_inst.v
edge_detector.sv
fifo.ip
output_buf_i2c.ip
test_pattern_gen.v
tpg.v
tpg_data.v
gxb gxb_rx.ip
gxb_rx_reset.ip
gxb_tx.ip
gxb_tx_fpll.ip
gxb_tx_reset.ip
hdmi_rx hdmi_rx.ip
hdmi_rx_top.v
Panasonic.hex
hdmi_tx hdmi_tx.ip
hdmi_tx_top.v
i2c_slave i2c_avl_mst_intf_gen.v
i2c_clk_cnt.v
i2c_condt_det.v
i2c_databuffer.v
i2c_rxshifter.v
i2c_slvfsm.v
i2c_sksupp.v
i2c_txout.v
i2c_txshifter.v
i2cslave_to_avlmm_bridge.v
pll pll_hdmi_reconfig.ip
pll_frl.ip
plll_reconfig_ctrl.v
pll_tmds.ip
pll_vidclk.ip
quartus.ini
rxtx_link altera_hdmi_hdr_infoframe.v
aux_mux.qsys
aux_retransmit.v
aux_src_gen.v
ext_aux_filter.v
rxtx_link.v
scfifo_vid.ip
ပြန်လည်ပြင်ဆင်ပါ။ mr_rx_iopl_tmds/
mr_rxphy/
mr_tx_fpl/
altera_xcvr_functions.sv
mr_compare.sv
mr_rate_detect.v
mr_rx_rate_detect_top.v
mr_rx_rcfg_ctrl.v
mr_rx_reconfig.v
mr_tx_rate_detect_top.v
mr_tx_rcfg_ctrl.v
mr_tx_reconfig.v
rcfg_array_streamer_iopl.sv
rcfg_array_streamer_rxphy.sv
rcfg_array_streamer_rxphy_xn.sv
rcfg_array_streamer_txphy.sv
rcfg_array_streamer_txphy_xn.sv
rcfg_array_streamer_txpll.sv
sdc a10_hdmi2.sdc
jtag.sdc

ဇယား 6. Generated Simulation Files
ကိုကိုးကားပါ။ သရုပ်သကန်စမ်းသပ်ခုံ နောက်ထပ်အချက်အလက်များအတွက် ကဏ္ဍ

ဖိုင်တွဲများ Files
အယ်ဒက် /aldec.do
/rivierapro_setup.tcl
cadence /cds.lib
/hdl.var
လက်ဦးဆရာ /mentor.do
/msim_setup.tcl
synopsys /vcs/filelist.f
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/synopsys_sim_setup
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
xcelium /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
ဘုံ /modelsim_files.tcl
/riviera_files.tcl
/vcs_files.tcl
/vcsmx_files.tcl
/xcelium_files.tcl
hdmi_rx /hdmi_rx.ip
/Panasonic.hex
hdmi_tx /hdmi_tx.ip

Table 7. Generated Software Files

ဖိုင်တွဲများ Files
tx_control_src
မှတ်ချက် - tx_control ဖိုဒါတွင် ဤအရာများ၏ ထပ်တူများပါရှိသည်။ files.		 global.h
hdmi_rx.c
hdmi_rx.h
hdmi_tx.c
hdmi_tx.h
hdmi_tx_read_edid.c
hdmi_tx_read_edid.h
intel_fpga_i2c.c
intel_fpga_i2c.h
main.c
pio_read_write.c
pio_read_write.h

၂.၃.၁။ ဒီဇိုင်းအစိတ်အပိုင်းများ
HDMI Intel FPGA IP ဒီဇိုင်း example တွင် အများအားဖြင့် ထိပ်တန်းအဆင့် အစိတ်အပိုင်းများနှင့် HDMI TX နှင့် RX ထိပ်တန်း အစိတ်အပိုင်းများ ပါဝင်သည်။
၂.၅.၁။ HDMI TX အစိတ်အပိုင်းများ
HDMI TX ထိပ်တန်း အစိတ်အပိုင်းများတွင် TX core ထိပ်တန်းအဆင့် အစိတ်အပိုင်းများနှင့် IOPLL၊ transceiver PHY ပြန်လည်သတ်မှတ်မှု ထိန်းချုပ်ကိရိယာ၊ transceiver ဇာတိ PHY၊ TX PLL၊ TX ပြန်လည်ဖွဲ့စည်းမှု စီမံခန့်ခွဲမှုနှင့် အထွက်ကြားခံဘလောက်များ ပါဝင်သည်။
ပုံ 7. HDMI TX ထိပ်တန်း အစိတ်အပိုင်းများintel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - ထိပ်တန်း အစိတ်အပိုင်းများဇယား 8. HDMI TX ထိပ်တန်း အစိတ်အပိုင်းများ

မော်ဂျူး

ဖော်ပြချက်
HDMI TX Core IP သည် ထိပ်တန်းအဆင့်မှ ဗီဒီယိုဒေတာကို လက်ခံရရှိပြီး auxiliary data encoding၊ audio data encoding၊ video data encoding၊ scrambling၊ TMDS encoding သို့မဟုတ် packetization ကို လုပ်ဆောင်သည်။
IOPLL IOPLL (iopll_frl) သည် TX core အတွက် FRL နာရီကို ထုတ်ပေးသည်။ ဤရည်ညွှန်းနာရီသည် TX FPLL အထွက်နာရီကို လက်ခံရရှိသည်။
FRL နာရီကြိမ်နှုန်း = လမ်းသွယ်တစ်ခုလျှင် ဒေတာနှုန်း x 4 / (နာရီတစ်လုံးလျှင် FRL စာလုံး x 18)
Transceiver PHY ပြန်လည်သတ်မှတ်ခြင်း ထိန်းချုပ်ကိရိယာ Transceiver PHY ပြန်လည်သတ်မှတ်မှု ထိန်းချုပ်သူသည် TX transceivers များ၏ ယုံကြည်စိတ်ချရသော အစပျိုးမှုကို သေချာစေသည်။ ဤထိန်းချုပ်ကိရိယာ၏ ပြန်လည်သတ်မှတ်မှုထည့်သွင်းမှုကို ထိပ်တန်းအဆင့်မှ အစပျိုးထားပြီး ၎င်းသည် ဘလောက်အတွင်း ပြန်လည်သတ်မှတ်ခြင်းဆိုင်ရာ စီစစ်မှုအလိုက် ဆက်စပ် analog နှင့် ဒစ်ဂျစ်တယ်ပြန်လည်သတ်မှတ်ခြင်းအချက်ပြမှုကို Transceiver Native PHY ဘလောက်အား ထုတ်ပေးသည်။
ဤဘလောက်မှ tx_ready output signal သည် transceiver လည်ပတ်နေပြီး core မှဒေတာများကိုလက်ခံရန်အဆင်သင့်ဖြစ်နေကြောင်းပြသရန် HDMI Intel FPGA IP သို့ ပြန်လည်သတ်မှတ်အချက်ပြမှုအဖြစ်လည်း လုပ်ဆောင်ပါသည်။
Transceiver ဇာတိ PHY HDMI TX core မှ မျဉ်းပြိုင်ဒေတာကို လက်ခံရရှိပြီး ၎င်းကို ပို့လွှတ်ခြင်းမှ ဒေတာများကို နံပါတ်စဉ်တပ်ပေးသည့် Hard transceiver ပိတ်ဆို့ခြင်း။
မှတ်ချက် - HDMI TX ချန်နယ်ကြား ကွဲလွဲမှု လိုအပ်ချက်ကို ဖြည့်ဆည်းရန်၊ Intel Arria 10 Transceiver Native PHY ကန့်သတ်ဘောင် တည်းဖြတ်မှုတွင် TX ချန်နယ်ချိတ်ဆက်ခြင်းမုဒ် ရွေးချယ်မှုကို သတ်မှတ်ပါ။ PMA နှင့် PCS ချိတ်ဆက်မှု. တွင်အကြံပြုထားသည့်အတိုင်း transceiver reset controller (tx_digitalreset) မှ ဒစ်ဂျစ်တယ်ပြန်လည်သတ်မှတ်ခြင်းအချက်ပြမှုတွင် အမြင့်ဆုံး skew (set_max_skew) ကန့်သတ်ချက်လိုအပ်ချက်ကို ပေါင်းထည့်ရန်လိုအပ်ပါသည်။ Intel Arria 10 Transceiver PHY အသုံးပြုသူလမ်းညွှန်။
TX PLL transmitter PLL block သည် Transceiver Native PHY block သို့ အမှတ်စဉ် အမြန်နာရီကို ပံ့ပိုးပေးပါသည်။ ဤ HDMI အတွက် Intel FPGA IP ဒီဇိုင်း example, fPLL ကို TX PLL အဖြစ် အသုံးပြုသည်။
TX PLL တွင် ရည်ညွှန်းနာရီ နှစ်လုံးရှိသည်။
• အကိုးအကားနာရီ 0 ကို TMDS မုဒ်အတွက် ပရိုဂရမ်ထုတ်နိုင်သော oscillator (TMDS နာရီကြိမ်နှုန်းဖြင့်) နှင့် ချိတ်ဆက်ထားသည်။ ဒီဒီဇိုင်း example၊ RX TMDS နာရီကို TMDS မုဒ်အတွက် ရည်ညွှန်းနာရီ 0 သို့ ချိတ်ဆက်ရန် အသုံးပြုသည်။ Intel မှ သင့်အား ရည်ညွှန်းနာရီ 0 အတွက် TMDS နာရီကြိမ်နှုန်းဖြင့် programmable oscillator ကိုအသုံးပြုရန် အကြံပြုထားသည်။
• ရည်ညွှန်းနာရီ 1 ကို FRL မုဒ်အတွက် ပုံသေ 100 MHz နာရီနှင့် ချိတ်ဆက်ထားသည်။
TX ပြန်လည်ဖွဲ့စည်းမှုစီမံခန့်ခွဲမှု • TMDS မုဒ်တွင်၊ TX ပြန်လည်ဖွဲ့စည်းမှု စီမံခန့်ခွဲမှု ဘလောက်သည် သီးခြားဗီဒီယို၏ TMDS နာရီကြိမ်နှုန်းအရ မတူညီသော အထွက်နာရီကြိမ်နှုန်းအတွက် TX PLL အား ပြန်လည်စီစဉ်ပေးသည်။
• FRL မုဒ်တွင်၊ TX ပြန်လည်ဖွဲ့စည်းမှုစီမံခန့်ခွဲမှုပိတ်ဆို့ခြင်းသည် 3 Gbps၊ 6 Gbps၊ 8 Gbps၊ 10 Gbps နှင့် 12 Gbps အတွက် FRL_Rate အကွက်တွင် 0x31 SCDC မှတ်ပုံတင်ခြင်းအကွက်အတွက် အမှတ်စဉ်အမြန်နာရီကို ထောက်ပံ့ပေးရန်အတွက် TX PLL ကို ပြန်လည်စီစဉ်ပေးသည်။
• TX ပြန်လည်ဖွဲ့စည်းမှု စီမံခန့်ခွဲမှုပိတ်ဆို့သည် TX PLL ရည်ညွှန်းနာရီကို TMDS မုဒ်အတွက် ရည်ညွှန်းနာရီ 0 နှင့် FRL မုဒ်အတွက် ရည်ညွှန်းနာရီ 1 ကြားတွင် ပြောင်းပေးသည်။
output ကိုကြားခံ ဤကြားခံသည် HDMI DDC နှင့် redriver အစိတ်အပိုင်းများ၏ I2C အင်တာဖေ့စ်ကို အပြန်အလှန်တုံ့ပြန်ရန်အတွက် ကြားခံတစ်ခုအဖြစ် လုပ်ဆောင်သည်။

Table 9.Transceiver Data Rate နှင့် Oversampling Factor တစ်ခုစီသည် Clock Frequency Range ဖြစ်သည်။

မုဒ် ဒေတာနှုန်း ကျော်ampler 1 (2x oversample) ကျော်ampler 2 (4x oversample) ကျော်ample အချက် ကျော်ampဦးဆောင်ဒေတာနှုန်း (Mbps)
TMDS ၁၀-၁၀၀ On On 8 ၁၀-၁၀၀
TMDS ၁၀-၁၀၀ On ပိတ်သည်။ 2 ၁၀-၁၀၀
FRL 3000 ပိတ်သည်။ ပိတ်သည်။ 1 3000
FRL 6000 ပိတ်သည်။ ပိတ်သည်။ 1 6000
FRL 8000 ပိတ်သည်။ ပိတ်သည်။ 1 8000
FRL 10000 ပိတ်သည်။ ပိတ်သည်။ 1 10000
FRL 12000 ပိတ်သည်။ ပိတ်သည်။ 1 12000

ပုံ 8. TX Reconfiguration Sequence Flowintel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - ဒီဇိုင်းကို ပြုစုခြင်းနှင့် စမ်းသပ်ခြင်း ၁၂.၅.၂။ HDMI RX အစိတ်အပိုင်းများ
HDMI RX ထိပ်တန်း အစိတ်အပိုင်းများတွင် RX core ထိပ်တန်းအဆင့် အစိတ်အပိုင်းများ၊ ရွေးချယ်နိုင်သော I²C slave နှင့် EDID RAM၊ IOPLL၊ transceiver PHY ပြန်လည်သတ်မှတ်သည့် ထိန်းချုပ်ကိရိယာ၊ RX မူရင်း PHY နှင့် RX ပြန်လည်ဖွဲ့စည်းမှု စီမံခန့်ခွဲမှု ပိတ်ဆို့ခြင်းများ ပါဝင်သည်။
ပုံ 9. HDMI RX ထိပ်တန်း အစိတ်အပိုင်းများintel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - ထိပ်တန်း အစိတ်အပိုင်းများ ၁ဇယား 10. HDMI RX ထိပ်တန်း အစိတ်အပိုင်းများ

မော်ဂျူး

ဖော်ပြချက်
HDMI RX Core IP သည် Transceiver Native PHY မှ အမှတ်စဉ်ဒေတာကို လက်ခံရရှိပြီး ဒေတာချိန်ညှိမှု၊ ချန်နယ် deskew၊ TMDS ကုဒ်ကုဒ်၊ အရန်ဒေတာကုဒ်၊ ဗီဒီယို ဒေတာကုဒ်ကုဒ်၊ အသံဒေတာကို ကုဒ်ဖော်ခြင်းနှင့် ဆော့ကစားခြင်းတို့ကို လုပ်ဆောင်သည်။
I2C Slave I2C သည် Sink Display Data Channel (DDC) နှင့် Status and Data Channel (SCDC) အတွက် အသုံးပြုသည့် interface ဖြစ်သည်။ HDMI ရင်းမြစ်သည် ပိုမိုကောင်းမွန်သော တိုးချဲ့ပြသမှု သက်သေခံဒေတာ (E-EDID) ဒေတာဖွဲ့စည်းပုံကို ဖတ်ခြင်းဖြင့် နစ်ခ်၏ စွမ်းဆောင်ရည်နှင့် လက္ခဏာများကို ဆုံးဖြတ်ရန် DDC ကို အသုံးပြုသည်။
E-EDID အတွက် 8-bit I2C slave လိပ်စာများသည် 0xA0 နှင့် 0xA1 ဖြစ်သည်။ LSB သည် ဝင်ရောက်ခွင့် အမျိုးအစားကို ညွှန်ပြသည်- ဖတ်ရန် 1 နှင့် 0 for write ။ HPD ဖြစ်ရပ်တစ်ခုဖြစ်ပေါ်သောအခါ၊ I2C slave သည် on-chip မှဖတ်ခြင်းဖြင့် E-EDID ဒေတာကိုတုံ့ပြန်သည်
I2C slave-only controller သည် HDMI 2.0 နှင့် 2.1 အတွက် SCDC ကို ပံ့ပိုးပေးသည် SCDC အတွက် 9-bit I2C slave လိပ်စာသည် 0xA8 နှင့် 0xA9 ဖြစ်သည်။ HPD ဖြစ်ရပ်တစ်ခုဖြစ်ပေါ်သောအခါ၊ I2C slave သည် HDMI RX core ၏ SCDC မျက်နှာပြင်သို့ အရောင်းအ၀ယ်ပြုလုပ်ခြင်း သို့မဟုတ် ဖတ်ခြင်းလုပ်ဆောင်သည်။
ပုံသေနှုန်းထားလင့်ခ် (FRL) အတွက် လင့်ခ်လေ့ကျင့်ရေးလုပ်ငန်းစဉ်သည် I2C မှတစ်ဆင့် HPD ဖြစ်ရပ်တစ်ခုအတွင်း သို့မဟုတ် ရင်းမြစ်မှ မတူညီသော FRL နှုန်းကို FRL အဆင့်စာရင်းသွင်းရန် ရေးသားသည့်အခါ (SCDC မှတ်ပုံတင်သည့် 0x31 bit[3:0])၊ လင့်ခ်လေ့ကျင့်ရေးလုပ်ငန်းစဉ် စတင်သည်။
မှတ်ချက် - HDMI 2 သို့မဟုတ် HDMI 2.0 ကို မရည်ရွယ်ပါက SCDC အတွက် ဤ I2.1C ကျွန်-သီးသန့် ထိန်းချုပ်ကိရိယာ မလိုအပ်ပါ။
EDID RAM ဒီဇိုင်းသည် RAM 1-Port IP ကို ​​အသုံးပြု၍ EDID အချက်အလက်များကို သိမ်းဆည်းထားသည်။ စံနှစ်ကြိုး (နာရီနှင့် ဒေတာ) အမှတ်စဉ် ဘတ်စ်ပရိုတိုကော (I2C slave-only controller) သည် CEA-861-D Compliant E-EDID ဒေတာဖွဲ့စည်းပုံကို လွှဲပြောင်းပေးပါသည်။ ဤ EDID RAM သည် E-EDID အချက်အလက်များကို သိမ်းဆည်းထားသည်။
• TMDS မုဒ်တွင်ရှိသည့်အခါ၊ ဒီဇိုင်းသည် TX မှ RX သို့ EDID passthrough ကို ပံ့ပိုးပေးသည်။ EDID passthrough အတွင်း TX ကို ပြင်ပ sink နှင့် ချိတ်ဆက်သောအခါ၊ Nios II ပရိုဆက်ဆာသည် EDID ကို ပြင်ပ sink မှ ဖတ်ပြီး EDID RAM သို့ စာရေးသည်။
• FRL မုဒ်တွင်ရှိသည့်အခါ၊ Nios II ပရိုဆက်ဆာသည် global.h script ရှိ HDMI_RX_MAX_FRL_RATE ကန့်သတ်ဘောင်တစ်ခုချင်းစီအတွက် ကြိုတင်ပြင်ဆင်ထားသော EDID ကို ရေးသားသည်။
ပံ့ပိုးထားသော FRL နှုန်းအတွက် အောက်ပါ HDMI_RX_MAX_FRL_RATE ထည့်သွင်းမှုများကို အသုံးပြုပါ-
• 1: 3G 3 လမ်းသွယ်
• 2: 6G 3 လမ်းသွယ်
•3: 6G 4 လမ်းသွယ်
• 4: 8G 4 လမ်းသွယ်
•5- 10G 4 လမ်းသွား (မူလ)
•6: 12G 4 လမ်းသွယ်
IOPLL HDMI RX သည် IOPLL နှစ်ခုကို အသုံးပြုသည်။
• ပထမ IOPLL (pll_tmds) သည် RX CDR ရည်ညွှန်းနာရီကို ထုတ်ပေးသည်။ ဤ IOPLL ကို TMDS မုဒ်တွင်သာ အသုံးပြုပါသည်။ ဤ IOPLL ၏ရည်ညွှန်းနာရီသည် TMDS နာရီကို လက်ခံရရှိသည် ။ TMDS မုဒ်သည် CDR သည် 50 MHz အောက် ရည်ညွှန်းနာရီများကို မရရှိနိုင်သောကြောင့် TMDS မုဒ်သည် 25 MHz မှ 340 MHz မှ 5 MHz အထိ ရှိသောကြောင့်ဖြစ်သည်။ ဤ IOPLL သည် ကြိမ်နှုန်းအကွာအဝေး 25 MHz မှ 50 MHz ကြားရှိ ကြိမ်နှုန်းအကွာအဝေးအတွက် input ရည်ညွှန်းနာရီ၏ 50 ဆဖြစ်ပြီး ကြိမ်နှုန်းအကွာအဝေးအတွက် 340 MHz မှ XNUMX MHz အတွင်း ထည့်သွင်းရည်ညွှန်းနာရီကဲ့သို့ အလားတူနာရီကြိမ်နှုန်းကို ပံ့ပိုးပေးပါသည်။
• ဒုတိယ IOPLL (iopll_frl) သည် RX core အတွက် FRL နာရီကို ထုတ်ပေးသည်။ ဤရည်ညွှန်းနာရီသည် CDR ပြန်လည်ရယူထားသောနာရီကို လက်ခံရရှိသည်။
FRL နာရီကြိမ်နှုန်း = လမ်းသွယ်တစ်ခုလျှင် ဒေတာနှုန်း x 4 / (နာရီတစ်လုံးလျှင် FRL စာလုံး x 18)
Transceiver PHY ပြန်လည်သတ်မှတ်ခြင်း ထိန်းချုပ်ကိရိယာ Transceiver PHY ပြန်လည်သတ်မှတ်မှု ထိန်းချုပ်သူသည် RX transceivers များ၏ ယုံကြည်စိတ်ချရသော အစပျိုးမှုကို သေချာစေသည်။ ဤထိန်းချုပ်ကိရိယာ၏ ပြန်လည်သတ်မှတ်မှုထည့်သွင်းခြင်းကို RX ပြန်လည်ဖွဲ့စည်းမှုမှ အစပျိုးထားပြီး ၎င်းသည် ဘလောက်အတွင်း ပြန်လည်သတ်မှတ်ခြင်းဆိုင်ရာ စီစစ်မှုအလိုက် သက်ဆိုင်ရာ Analog နှင့် Digital reset signal ကို Transceiver Native PHY ဘလောက်သို့ ထုတ်ပေးပါသည်။
RX ဇာတိ PHY ပြင်ပဗီဒီယိုရင်းမြစ်တစ်ခုမှ အမှတ်စဉ်ဒေတာကို လက်ခံရရှိသည့် Hard transceiver ပိတ်ဆို့ခြင်း။ ၎င်းသည် HDMI RX core သို့ဒေတာကိုမဖြတ်သန်းမီ parallel data သို့ serial data ကို ဖယ်ထုတ်သည်။ ဤပိတ်ဆို့ခြင်းသည် FRL မုဒ်အတွက် ပိုမိုကောင်းမွန်သော PCS တွင် လုပ်ဆောင်သည်။
RX CDR တွင် ရည်ညွှန်းနာရီ နှစ်လုံးရှိသည်။
• ရည်ညွှန်းနာရီ 0 ကို TMDS နာရီမှဆင်းသက်လာသော IOPLL TMDS (pll_tmds) ၏ အထွက်နာရီနှင့် ချိတ်ဆက်ထားသည်။
• ရည်ညွှန်းနာရီ 1 ကို ပုံသေ 100 MHz နာရီနှင့် ချိတ်ဆက်ထားသည်။ TMDS မုဒ်တွင်၊ ရည်ညွှန်းနာရီ 0 ကိုရွေးချယ်ရန် RX CDR ကို ပြန်လည်ပြင်ဆင်ပြီး FRL မုဒ်တွင် RX CDR ကို ရည်ညွှန်းနာရီ 1 ကိုရွေးချယ်ရန် ပြန်လည်ပြင်ဆင်ထားသည်။
RX ပြန်လည်ပြင်ဆင်မှု စီမံခန့်ခွဲမှု TMDS မုဒ်တွင်၊ RX ပြန်လည်ပြင်ဆင်မှု စီမံခန့်ခွဲမှု ဘလောက်သည် RX transceiver ကို 250 Mbps မှ 6,000 Mbps မှ XNUMX Mbps အကြား မထင်သလို ချိတ်ဆက်မှုနှုန်းများဖြင့် လည်ပတ်စေရန် HDMI PLL ဖြင့် နှုန်းထောက်လှမ်းသည့် ဆားကစ်ပတ်လမ်းကို အကောင်အထည်ဖော်သည်။
FRL မုဒ်တွင်၊ RX ပြန်လည်ဖွဲ့စည်းမှု စီမံခန့်ခွဲမှု ပိတ်ဆို့ခြင်းသည် SCDC_FRL_RATE မှတ်ပုံတင်အကွက် (3x6[8:10]) တွင် လည်ပတ်ရန် RX transceiver အား ပြန်လည်စီစဉ်ပေးပါသည်။ RX ပြန်လည်ဖွဲ့စည်းမှု စီမံခန့်ခွဲမှု ပိတ်ဆို့ခြင်းသည် Standard PCS/RX အကြား ခလုတ်များ ဖြစ်သည်။
TMDS မုဒ်အတွက် နှင့် FRL မုဒ်အတွက် ပိုမိုကောင်းမွန်သော PCS များကို ကိုးကားပါ။ ပုံ ၂ စာမျက်နှာ 22 တွင်

ပုံ 10. RX Reconfiguration Sequence Flow
ပုံသည် input data stream နှင့် reference clock frequency ကိုလက်ခံရရှိသောအခါ သို့မဟုတ် transceiver ကို လော့ခ်ဖွင့်သည့်အခါ controller ၏ multi-rate reconfiguration sequence flow ကို သရုပ်ဖော်သည်။intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - ဒီဇိုင်းကို ပြုစုခြင်းနှင့် စမ်းသပ်ခြင်း ၁၂.၅.၃။ ထိပ်တန်းအဆင့် ဘုံဘလောက်များ
ထိပ်တန်းအဆင့် ဘုံဘလောက်များတွင် transceiver arbiter၊ RX-TX လင့်ခ် အစိတ်အပိုင်းများနှင့် CPU စနစ်ခွဲများ ပါဝင်သည်။
ဇယား 11။ ထိပ်တန်းအဆင့် ဘုံဘလောက်များ

မော်ဂျူး

ဖော်ပြချက်
Transceiver Arbiter တူညီသောရုပ်ပိုင်းဆိုင်ရာချန်နယ်အတွင်း RX သို့မဟုတ် TX transceivers များကို ပြန်လည်ဖွဲ့စည်းမှု လိုအပ်သည့်အခါတွင် transceivers များကို တစ်ပြိုင်နက် ပြန်လည်ချိန်ညှိခြင်းမှ ယေဘုယျလုပ်ဆောင်နိုင်သော ပိတ်ဆို့ခြင်းမှ ကာကွယ်ပေးသည်။ တစ်ပြိုင်နက်တည်း ပြန်လည်ချိန်ညှိခြင်းသည် တူညီသောချန်နယ်အတွင်းရှိ RX နှင့် TX transceivers များကို သီးခြား IP အကောင်အထည်ဖော်မှုများတွင် သတ်မှတ်ပေးထားသည့် အပလီကေးရှင်းများအပေါ် သက်ရောက်မှုရှိပါသည်။
ဤ transceiver arbiter သည် simplex TX နှင့် simplex RX ကို တူညီသော ရုပ်ပိုင်းဆိုင်ရာချန်နယ်သို့ ပေါင်းစည်းရန်အတွက် အကြံပြုထားသော ကြည်လင်ပြတ်သားမှု၏ တိုးချဲ့မှုတစ်ခုဖြစ်သည်။ ဤ transceiver arbiter သည် transceivers ၏ ပြန်လည်ဖွဲ့စည်းမှု အင်တာဖေ့စ် ဆိပ်ကမ်းကို စဉ်ဆက်မပြတ် ဝင်ရောက်နိုင်သောကြောင့် ချန်နယ်တစ်ခုအတွင်း simplex RX နှင့် TX transceivers များကို ပစ်မှတ်ထားကာ Avalon® မမ်မိုရီ-မြေပုံပြုလုပ်ထားသော RX နှင့် TX ပြန်လည်ဖွဲ့စည်းမှု တောင်းဆိုချက်များကို ပေါင်းစပ်ခြင်းနှင့် အနုညာတစီရင်ရာတွင်လည်း ကူညီပေးပါသည်။
ဤဒီဇိုင်းဟောင်းရှိ transceiver arbiter နှင့် TX/RX Native PHY/PHY Reset Controller blocks များကြား ချိတ်ဆက်မှုample သည် transceiver arbiter ကို အသုံးပြု၍ မည်သည့် IP ပေါင်းစပ်မှုအတွက်မဆို သက်ဆိုင်သည့် ယေဘုယျမုဒ်ကို သရုပ်ပြသည်။ ချန်နယ်တစ်ခုတွင် RX သို့မဟုတ် TX transceiver ကိုသာအသုံးပြုသည့်အခါ transceiver arbiter ကိုမလိုအပ်ပါ။
transceiver arbiter သည် ၎င်း၏ Avalon memory-mapped reconfiguration interfaces များမှတစ်ဆင့် ပြန်လည်ဖွဲ့စည်းမှုတောင်းဆိုသူအား ခွဲခြားသတ်မှတ်ပြီး သက်ဆိုင်ရာ tx_reconfig_cal_busy သို့မဟုတ် rx_reconfig_cal_busy အား လျော်ညီစွာ တံခါးပိတ်ထားကြောင်း သေချာစေသည်။
HDMI အပလီကေးရှင်းများအတွက်၊ RX သာလျှင် ပြန်လည်ဖွဲ့စည်းမှုကို စတင်သည်။ Avalon memory-mapped reconfiguration request ကို arbiter မှတဆင့် လမ်းကြောင်းပြောင်းခြင်းဖြင့်၊ arbiter မှ reconfiguration request သည် RX မှ ဆင်းသက်လာကြောင်း၊ ထို့နောက် tx_reconfig_cal_busy ကို အခိုင်အမာပြောဆိုခြင်းမှ ဂိတ်ပေါက်စေပြီး rx_reconfig_cal_busy ကို အခိုင်အမာခွင့်ပြုသည်။ ဂိတ်ပေါက်သည် TX transceiver အား ချိန်ညှိမုဒ်သို့ မရည်ရွယ်ဘဲ ရွှေ့ခြင်းကို တားဆီးသည်။
မှတ်ချက် - HDMI သည် RX ပြန်လည်ပြင်ဆင်မှုသာ လိုအပ်သောကြောင့် tx_reconfig_mgmt_* အချက်ပြမှုများကို ချိတ်ဆက်ထားသည်။ ထို့အပြင် Avalon memory-maped interface သည် arbiter နှင့် TX Native PHY block အကြား မလိုအပ်ပါ။ ဘလောက်များကို ဒီဇိုင်းဟောင်းရှိ အင်တာဖေ့စ်တွင် သတ်မှတ်ထားသည်။ampTX/RX Native PHY/PHY Reset Controller သို့ ယေဘုယျ transceiver arbiter ချိတ်ဆက်မှုကို သရုပ်ပြရန်
RX-TX လင့်ခ် • RX နှင့် TX ဗီဒီယိုနာရီဒိုမိန်းများတစ်လျှောက် DCFIFO မှတဆင့် HDMI RX core အဝိုင်းမှ ဗီဒီယိုဒေတာအထွက်နှင့် ထပ်တူပြုခြင်းအချက်ပြမှုများ။
• HDMI TX core ၏အရန်ဒေတာပို့တ်သည် backpressure မှတဆင့် DCFIFO မှတဆင့်စီးဆင်းသည့်အရန်ဒေတာကိုထိန်းချုပ်သည်။ backpressure သည် auxiliary data port တွင် မပြည့်စုံသော auxiliary packet မရှိကြောင်း သေချာစေသည်။
• ဤပိတ်ဆို့ခြင်းသည် ပြင်ပစစ်ထုတ်ခြင်းကိုလည်း လုပ်ဆောင်သည်-
— HDMI TX core auxiliary data port သို့မပို့မီ အရန်ဒေတာစီးကြောင်းမှ အသံဒေတာနှင့် အသံနာရီပြန်လည်ထုတ်လုပ်ခြင်းပက်ကတ်ကို စစ်ထုတ်ပါ။
— HDMI RX အရန်ဒေတာမှ High Dynamic Range (HDR) InfoFrame ကို စစ်ထုတ်ပြီး ex ကို ထည့်သွင်းပါample HDR InfoFrame သည် Avalon streaming multiplexer မှတဆင့် HDMI TX ၏ အရန်ဒေတာဆီသို့။
CPU စနစ်ခွဲ CPU subsystem သည် SCDC နှင့် DDC controllers နှင့် source reconfiguration controller များအဖြစ် လုပ်ဆောင်သည်။
• အရင်းအမြစ် SCDC ထိန်းချုပ်ကိရိယာတွင် I2C မာစတာ ထိန်းချုပ်ကိရိယာ ပါရှိသည်။ I2C မာစတာထိန်းချုပ်သူသည် SCDC ဒေတာဖွဲ့စည်းပုံအား FPGA အရင်းအမြစ်မှ HDMI 2.0 လည်ပတ်မှုအတွက် ပြင်ပ sink သို့ လွှဲပြောင်းပေးသည်။ ဟောင်းအတွက်ampအထွက်ဒေတာစီးကြောင်းသည် 6,000 Mbps ဖြစ်ပါက၊ Nios II ပရိုဆက်ဆာသည် I2C မာစတာထိန်းချုပ်ကိရိယာအား TMDS_BIT_CLOCK_RATIO နှင့် SCRAMBLER_ENABLE ဘစ်များကို 1 သို့ စာရင်းသွင်းရန် TMDS_BIT_CLOCK_ENABLE ဘစ်များကို အပ်ဒိတ်လုပ်မည်ဖြစ်သည်။
• တူညီသော I2C မာစတာသည် DDC ဒေတာတည်ဆောက်ပုံ (E-EDID) ကို HDMI ရင်းမြစ်နှင့် ပြင်ပစုပ်ခွက်ကြားတွင် လွှဲပြောင်းပေးပါသည်။
• Nios II CPU သည် HDMI အရင်းအမြစ်အတွက် ပြန်လည်ဖွဲ့စည်းမှု ထိန်းချုပ်ကိရိယာအဖြစ် လုပ်ဆောင်သည်။ CPU သည် TX သည် ပြန်လည်ဖွဲ့စည်းမှု လိုအပ်ခြင်း ရှိ၊ မရှိ ဆုံးဖြတ်ရန် RX ပြန်လည်ပြင်ဆင်မှု စီမံခန့်ခွဲမှု မော်ဂျူးမှ အချိန်အလိုက် နှုန်းသိရှိနိုင်မှုအပေါ် မူတည်သည်။ Avalon memory-mapped slave ဘာသာပြန်သူသည် Nios II ပရိုဆက်ဆာ Avalon memory-mapped master interface နှင့် Externally instantiated HDMI ရင်းမြစ်၏ IOPLL နှင့် TX Native PHY တို့၏ Avalon memory-mapped slave interfaces အကြား မျက်နှာပြင်ကို ပံ့ပိုးပေးပါသည်။
• External sink ဖြင့် I2C master interface ဖြင့် လင့်ခ်လေ့ကျင့်မှုကို လုပ်ဆောင်ပါ။

၂.၆။ Dynamic Range and Mastering (HDR) InfoFrame ထည့်သွင်းခြင်းနှင့် စစ်ထုတ်ခြင်း။
HDMI Intel FPGA IP ဒီဇိုင်း example RX-TX loopback စနစ်တွင် HDR InfoFrame ထည့်သွင်းမှု သရုပ်ပြခြင်း ပါဝင်သည်။
HDMI Specification ဗားရှင်း 2.0b သည် Dynamic Range နှင့် Mastering InfoFrame ကို HDMI auxiliary stream မှတဆင့် ထုတ်လွှင့်နိုင်စေပါသည်။ သရုပ်ပြမှုတွင်၊ Auxiliary Packet Generator block သည် HDR ထည့်သွင်းမှုကို ပံ့ပိုးပေးသည်။ မော်ဂျူး၏ အချက်ပြစာရင်းဇယားတွင် သတ်မှတ်ထားသည့်အတိုင်း ရည်ရွယ်ထားသည့် HDR InfoFrame ပက်ကတ်ကို ဖော်မတ်လုပ်ရန်သာ လိုအပ်ပြီး HDR InfoFrame ထည့်သွင်းခြင်းသည် ဗီဒီယိုဘောင်တိုင်းတွင် ဖြစ်ပေါ်သည်။
ဒီ exampအဝင်အရန်အရန် stream တွင် HDR InfoFrame ပါ၀င်ပြီးဖြစ်သည့် အခြေအနေမျိုးတွင်၊ ထုတ်လွှင့်ထားသော HDR အကြောင်းအရာကို စစ်ထုတ်ထားသည်။ စစ်ထုတ်ခြင်းသည် ကွဲလွဲနေသော HDR InfoFrames များကို ထုတ်လွှင့်ခြင်းကို ရှောင်ရှားပြီး HDR S တွင် သတ်မှတ်ထားသည့် တန်ဖိုးများကိုသာ သေချာစေသည်ample Data module ကိုအသုံးပြုသည်။
ပုံ 11။ Dynamic Range နှင့် InfoFrame ထည့်သွင်းမှုတို့ကို ကျွမ်းကျင်စွာ လုပ်ဆောင်နိုင်သော RX-TX လင့်ခ်
ပုံတွင် Dynamic Range နှင့် Mastering InfoFrame ထည့်သွင်းခြင်း အပါအဝင် RX-TX လင့်ခ်၏ ဘလောက်ဇယားကို HDMI TX core auxiliary stream သို့ ပြသထားသည်။intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Dynamic RangeTable 12. Auxiliary Data Insertion Block (aux_retransmit) အချက်ပြမှုများ

အချက်ပြ ဦးတည်ချက် အကျယ်

ဖော်ပြချက်
နာရီနှင့် Reset
clk ထည့်သွင်းခြင်း။ 1 နာရီထည့်သွင်းခြင်း။ ဤနာရီကို ဗီဒီယိုနာရီနှင့် ချိတ်ဆက်ထားသင့်သည်။
ပြန်လည်သတ်မှတ်ပါ။ ထည့်သွင်းခြင်း။ 1 ထည့်သွင်းမှုကို ပြန်လည်သတ်မှတ်ပါ။

Auxiliary Packet Signals
tx_aux_data အထွက် 72 TX Auxiliary packet ကို multiplexer မှ အထွက်။
tx_aux_valid အထွက် 1
tx_aux_အဆင်သင့် အထွက် 1
tx_aux_sop အထွက် 1
tx_aux_eop အထွက် 1
rx_aux_data ထည့်သွင်းခြင်း။ 72 RX Auxiliary data သည် multiplexer မဝင်မီ packet filter module သို့ ပေးပို့ပါသည်။
rx_aux_valid ထည့်သွင်းခြင်း။ 1
rx_aux_sop ထည့်သွင်းခြင်း။ 1
rx_aux_eop ထည့်သွင်းခြင်း။ 1
ထိန်းချုပ်မှုအချက်ပြ
hdmi_tx_vsync ထည့်သွင်းခြင်း။ 1 HDMI TX ဗီဒီယို Vsync ဤအချက်ပြမှုကို လင့်ခ်အမြန်နှုန်းနာရီဒိုမိန်းသို့ တစ်ပြိုင်တည်းလုပ်ဆောင်သင့်သည်။ core သည် HDR InfoFrame ကို ဤအချက်ပြမှု၏မြင့်တက်လာသောအစွန်းတွင် အရန်စီးကြောင်းသို့ ထည့်သွင်းသည်

ဇယား 13. HDR Data Module (altera_hdmi_hdr_infoframe) အချက်ပြမှုများ

အချက်ပြ

 ဦးတည်ချက် အကျယ်

ဖော်ပြချက်
hb0 အထွက် 8 Header byte 0 ၏ Dynamic Range နှင့် Mastering InfoFrame: InfoFrame အမျိုးအစားကုဒ်။
hb1 အထွက် 8 Dynamic Range နှင့် Mastering InfoFrame ၏ ခေါင်းစီး byte 1- InfoFrame ဗားရှင်းနံပါတ်။
hb2 အထွက် 8 Dynamic Range နှင့် Mastering InfoFrame ၏ ခေါင်းစီး byte 2- InfoFrame အရှည်။
pb ထည့်သွင်းခြင်း။ 224 Dynamic Range နှင့် Mastering InfoFrame ၏ ဒေတာဘိုက်။

ဇယား 14။ Dynamic Range နှင့် InfoFrame Data Byte Bundle Bit-Fields

ဘစ်-အကွက်

 အဓိပ္ပါယ်

Static Metadata အမျိုးအစား ၁
၁၁:၄၂ ဒေတာ Byte 1- {5'h0၊ EOTF[2:0]}
၁၁:၄၂ ဒေတာ Byte 2- {5'h0၊ Static_Metadata_Descriptor_ID[2:0]}
၁၁:၄၂ ဒေတာ Byte 3- Static_Metadata_Descriptor display_primaries_x[0]၊ LSB
၁၁:၄၂ ဒေတာ Byte 4- Static_Metadata_Descriptor display_primaries_x[0]၊ MSB
၁၁:၄၂ ဒေတာ Byte 5- Static_Metadata_Descriptor display_primaries_y[0]၊ LSB
၁၁:၄၂ ဒေတာ Byte 6- Static_Metadata_Descriptor display_primaries_y[0]၊ MSB
၁၁:၄၂ ဒေတာ Byte 7- Static_Metadata_Descriptor display_primaries_x[1]၊ LSB
၁၁:၄၂ ဒေတာ Byte 8- Static_Metadata_Descriptor display_primaries_x[1]၊ MSB
၁၁:၄၂ ဒေတာ Byte 9- Static_Metadata_Descriptor display_primaries_y[1]၊ LSB
၁၁:၄၂ ဒေတာ Byte 10- Static_Metadata_Descriptor display_primaries_y[1]၊ MSB
၁၁:၄၂ ဒေတာ Byte 11- Static_Metadata_Descriptor display_primaries_x[2]၊ LSB
၁၁:၄၂ ဒေတာ Byte 12- Static_Metadata_Descriptor display_primaries_x[2]၊ MSB
၁၁:၄၂ ဒေတာ Byte 13- Static_Metadata_Descriptor display_primaries_y[2]၊ LSB
၁၁:၄၂ ဒေတာ Byte 14- Static_Metadata_Descriptor display_primaries_y[2]၊ MSB
၁၁:၄၂ ဒေတာ Byte 15- Static_Metadata_Descriptor white_point_x၊ LSB
၁၁:၄၂ ဒေတာ Byte 16- Static_Metadata_Descriptor white_point_x၊ MSB
၁၁:၄၂ ဒေတာ Byte 17- Static_Metadata_Descriptor white_point_y၊ LSB
၁၁:၄၂ ဒေတာ Byte 18- Static_Metadata_Descriptor white_point_y၊ MSB
၁၁:၄၂ ဒေတာ Byte 19- Static_Metadata_Descriptor max_display_mastering_luminance၊ LSB
၁၁:၄၂ ဒေတာ Byte 20- Static_Metadata_Descriptor max_display_mastering_luminance၊ MSB
၁၁:၄၂ ဒေတာ Byte 21- Static_Metadata_Descriptor min_display_mastering_luminance၊ LSB
၁၁:၄၂ ဒေတာ Byte 22- Static_Metadata_Descriptor min_display_mastering_luminance၊ MSB
၁၁:၄၂ ဒေတာ Byte 23- Static_Metadata_Descriptor အများဆုံး အကြောင်းအရာအလင်းအဆင့်၊ LSB
၁၁:၄၂ ဒေတာ Byte 24- Static_Metadata_Descriptor အများဆုံး အကြောင်းအရာအလင်းအဆင့်၊ MSB
၁၁:၄၂ ဒေတာ Byte 25- Static_Metadata_Descriptor အများဆုံးဘောင်-ပျမ်းမျှအလင်းအဆင့်၊ LSB
၁၁:၄၂ ဒေတာ Byte 26- Static_Metadata_Descriptor အများဆုံးဘောင်-ပျမ်းမျှအလင်းအဆင့်၊ MSB
၁၁:၄၂ လက်ဝယ်ရှိတယ်။
၁၁:၄၂ လက်ဝယ်ရှိတယ်။

HDR ထည့်သွင်းခြင်းနှင့် စစ်ထုတ်ခြင်းကို ပိတ်ခြင်း။
HDR ထည့်သွင်းခြင်းနှင့် စစ်ထုတ်ခြင်းအား ပိတ်ထားခြင်းဖြင့် RX-TX Retransmit ဒီဇိုင်းဟောင်းတွင် ပြုပြင်မွမ်းမံခြင်းမရှိဘဲ ရင်းမြစ်အရန်အရန်စီးကြောင်းတွင် ရရှိထားပြီးဖြစ်သော HDR အကြောင်းအရာကို ပြန်လည်ထုတ်လွှင့်မှုကို အတည်ပြုနိုင်စေပါသည်။ampလဲ့
HDR InfoFrame ထည့်သွင်းခြင်းနှင့် စစ်ထုတ်ခြင်းကို ပိတ်ရန်-

  1. rxtx_link.v တွင် block_ext_hdr_infoframe ကို 1'b0 သို့ သတ်မှတ်ပါ file Auxiliary stream မှ HDR InfoFrame ကို စစ်ထုတ်ခြင်းမှ ကာကွယ်ရန်။
  2. altera_hdmi_aux_hdr.v တွင် avalon_st_multiplexer instance ၏ multiplexer_in0_valid ကို သတ်မှတ်ပါ file Auxiliary Packet Generator ကို TX Auxiliary stream ထဲသို့ အပို HDR InfoFrame နှင့် ထည့်သွင်းခြင်းမှ တားဆီးရန် 1'b0 အထိ။

၂.၇။ ဒီဇိုင်း Software Flow
ဒီဇိုင်းအဓိကဆော့ဖ်ဝဲစီးဆင်းမှုတွင်၊ Nios II ပရိုဆက်ဆာသည် TI redriver ဆက်တင်ကို configure လုပ်ကာ ပါဝါဖွင့်သောအခါ TX နှင့် RX လမ်းကြောင်းများကို အစပြုသည်။
ပုံ 12. main.c Script ရှိ Software Flow
intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Software Flowဆော့ဖ်ဝဲသည် sink နှင့် source အပြောင်းအလဲများကို စောင့်ကြည့်ရန်နှင့် ပြောင်းလဲမှုများကို တုံ့ပြန်ရန်အတွက် while loop ကို လုပ်ဆောင်သည်။ ဆော့ဖ်ဝဲသည် TX ပြန်လည်ဖွဲ့စည်းမှု၊ TX လင့်ခ်လေ့ကျင့်မှုကို အစပျိုးစေပြီး ဗီဒီယိုကို စတင်ထုတ်လွှင့်နိုင်သည်။
ပုံ 13. TX Path Initialization Flowchart သည် TX Path ကို စတင်ပါ။intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - အစီအစဥ်ဇယားပုံ 14. RX Path Initialization Flowchartintel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Flowchart ၁ပုံ 15။ TX ပြန်လည်ပြင်ဆင်ခြင်းနှင့် လင့်ခ်လေ့ကျင့်ရေးအစီအစဥ်ဇယားintel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Flowchart ၁ပုံ 16။ Link Training LTS:3 တိကျသော FRL နှုန်းထား အစီအစဥ်ဇယားတွင် လုပ်ငန်းစဉ်intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Flowchart ၁ပုံ 17. HDMI TX Video Transmission Flowchartintel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Flowchart ၁၂.၈။ မတူညီသော FRL နှုန်းထားများဖြင့် ဒီဇိုင်းကို လုပ်ဆောင်ခြင်း။
ပြင်ပ sink ၏ ပုံသေ FRL နှုန်းထက် အခြားသော FRL နှုန်းထားများဖြင့် သင့်ဒီဇိုင်းကို လုပ်ဆောင်နိုင်သည်။
ဒီဇိုင်းကို မတူညီသော FRL နှုန်းများဖြင့် လုပ်ဆောင်ရန်-

  1. on-board user_dipsw0 ခလုတ်ကို ON အနေအထားသို့ ပြောင်းပါ။
  2. Nios II command shell ကိုဖွင့်ပြီး nios2-terminal ကိုရိုက်ပါ။
  3. အောက်ပါ command များကို key လုပ်ပြီး Enter နှိပ်ပါ။
အမိန့်ပေးသည်။

ဖော်ပြချက်
h အကူအညီမီနူးကို ပြပါ။
r0 RX အမြင့်ဆုံး FRL စွမ်းရည်ကို FRL နှုန်း 0 (TMDS သာ) သို့ အပ်ဒိတ်လုပ်ပါ။
r1 RX အမြင့်ဆုံး FRL စွမ်းရည်ကို FRL နှုန်း 1 (3 Gbps) သို့ အပ်ဒိတ်လုပ်ပါ။
r2 RX အမြင့်ဆုံး FRL စွမ်းရည်ကို FRL နှုန်း 2 (6 Gbps၊ 3 လမ်းသွား) သို့ အပ်ဒိတ်လုပ်ပါ။
r3 RX အမြင့်ဆုံး FRL စွမ်းရည်ကို FRL နှုန်း 3 (6 Gbps၊ 4 လမ်းသွား) သို့ အပ်ဒိတ်လုပ်ပါ။
r4 RX အမြင့်ဆုံး FRL စွမ်းရည်ကို FRL နှုန်း 4 (8 Gbps) သို့ အပ်ဒိတ်လုပ်ပါ။
r5 RX အမြင့်ဆုံး FRL စွမ်းရည်ကို FRL နှုန်း 5 (10 Gbps) သို့ အပ်ဒိတ်လုပ်ပါ။
r6 RX အမြင့်ဆုံး FRL စွမ်းရည်ကို FRL နှုန်း 6 (12 Gbps) သို့ အပ်ဒိတ်လုပ်ပါ။
t1 TX သည် လင့်ခ်နှုန်းကို FRL နှုန်း 1 (3 Gbps) သို့ စီစဉ်ပေးသည်။
t2 TX သည် လင့်ခ်နှုန်းကို FRL နှုန်း 2 (6 Gbps၊ 3 လမ်းသွား) သို့ စီစဉ်ပေးသည်။
t3 TX သည် လင့်ခ်နှုန်းကို FRL နှုန်း 3 (6 Gbps၊ 4 လမ်းသွား) သို့ စီစဉ်ပေးသည်။
t4 TX သည် လင့်ခ်နှုန်းကို FRL နှုန်း 4 (8 Gbps) သို့ စီစဉ်ပေးသည်။
t5 TX သည် လင့်ခ်နှုန်းကို FRL နှုန်း 5 (10 Gbps) သို့ စီစဉ်ပေးသည်။
t6 TX သည် လင့်ခ်နှုန်းကို FRL နှုန်း 6 (12 Gbps) သို့ စီစဉ်ပေးသည်။

၂.၂။ နာရီအစီအစဉ်
clocking scheme သည် HDMI Intel FPGA IP ဒီဇိုင်း ex ရှိ နာရီဒိုမိန်းများကို သရုပ်ဖော်သည်။ampလဲ့
ပုံ 18. HDMI 2.1 ဒီဇိုင်း Example Clocking Schemeintel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - နာရီအစီအစဉ်ဇယား 15. နာရီအစီအစဉ် အချက်ပြမှုများ

နာရီ

 ဒီဇိုင်းတွင် Signal Name

ဖော်ပြချက်
စီမံခန့်ခွဲမှုနာရီ mgmt_clk ဤအစိတ်အပိုင်းများအတွက် အခမဲ့လည်ပတ်နေသော 100 MHz နာရီ-
• ပြန်လည်ဖွဲ့စည်းမှုအတွက် Avalon-MM အင်တာဖေ့စ်များ
- ကြိမ်နှုန်းအကွာအဝေး လိုအပ်ချက်မှာ 100 မှ 125 MHz ကြားဖြစ်သည်။
• transceiver ပြန်လည်သတ်မှတ်ခြင်းအစီအစဉ်အတွက် PHY ပြန်လည်သတ်မှတ်မှု ထိန်းချုပ်ကိရိယာ
- ကြိမ်နှုန်းအကွာအဝေးလိုအပ်ချက်သည် 1-500 MHz အကြားဖြစ်သည်။
• IOPLL ပြန်လည်ဖွဲ့စည်းမှု
- အများဆုံးနာရီကြိမ်နှုန်းမှာ 100 MHz ဖြစ်သည်။
• RX ပြန်လည်ပြင်ဆင်မှုစီမံခန့်ခွဲမှု
• TX Reconfiguration Management
• စီပီယူ
• I2C မာစတာ
I2C နာရီ i2c_clk I100C slave၊ အထွက်ကြားခံများ၊ SCDC မှတ်ပုံတင်မှုများနှင့် HDMI RX core နှင့် EDID RAM တို့တွင် လေ့ကျင့်ရေးလုပ်ငန်းစဉ်ကို ချိတ်ဆက်ပေးသည့် 2 MHz နာရီထည့်သွင်းမှု။
TX PLL ရည်ညွှန်းနာရီ 0 tx_tmds_clk TX PLL သို့ ရည်ညွှန်းသော နာရီ 0 နာရီကြိမ်နှုန်းသည် HDMI TX TMDS နာရီချန်နယ်မှ မျှော်လင့်ထားသည့် TMDS နာရီကြိမ်နှုန်းနှင့် တူညီသည်။ ဤရည်ညွှန်းနာရီကို TMDS မုဒ်တွင် အသုံးပြုသည်။
ဤ HDMI ဒီဇိုင်းအတွက် exampဤနာရီသည် သရုပ်ပြရည်ရွယ်ချက်အတွက် RX TMDS နာရီနှင့် ချိတ်ဆက်ထားသည်။ သင့်အပလီကေးရှင်းတွင်၊ တုန်လှုပ်ခြင်းစွမ်းဆောင်ရည်ပိုကောင်းစေရန်အတွက် programmable oscillator မှ TMDS နာရီကြိမ်နှုန်းဖြင့် သီးခြားနာရီတစ်လုံးကို ပေးဆောင်ရန် လိုအပ်ပါသည်။
မှတ်ချက် - TX PLL ရည်ညွှန်းနာရီအဖြစ် transceiver RX pin ကို အသုံးမပြုပါနှင့်။ HDMI TX refclk ကို RX pin တွင် ထားပါက သင့်ဒီဇိုင်းနှင့် အံကိုက်ဖြစ်မည်မဟုတ်ပေ။
TX PLL ရည်ညွှန်းနာရီ 1 txfpll_refclk1/ rxphy_cdr_refclk1 TX PLL နှင့် RX CDR အတွက် ရည်ညွှန်းနာရီအပြင် vid_clk အတွက် IOPLL။ နာရီကြိမ်နှုန်းသည် 100 MHz ဖြစ်သည်။
TX PLL အမှတ်စဉ်နာရီ tx_bonding_နာရီများ TX PLL မှထုတ်ပေးသော အမြန်နာရီအမှတ်စဉ်။ ဒေတာနှုန်းကို အခြေခံ၍ နာရီကြိမ်နှုန်းကို သတ်မှတ်သည်။
TX Transceiver နာရီထွက် tx_clk အသံဖမ်းစက်မှ ပြန်လည်ရယူထားသော နာရီဖြစ်ပြီး နာရီအလိုက် ဒေတာနှုန်းနှင့် သင်္ကေတများပေါ်မူတည်၍ ကြိမ်နှုန်းကွဲပြားသည်။
TX transceiver clock out frequency = Transceiver ဒေတာနှုန်း/ Transceiver အကျယ်
ဤ HDMI ဒီဇိုင်းအတွက် example၊ ချန်နယ် 0 မှ ထွက်လာသော TX transceiver နာရီသည် TX transceiver core input (tx_coreclkin)၊ လင့်ခ်အမြန်နှုန်း IOPLL (pll_hdmi) ရည်ညွှန်းနာရီနှင့် ဗီဒီယိုနှင့် FRL IOPLL (pll_vid_frl) ရည်ညွှန်းနာရီတို့ကို ပေးသည်။
ဗီဒီယိုနာရီ tx_vid_clk/rx_vid_clk TX နှင့် RX core သို့ ဗီဒီယိုနာရီ။ နာရီသည် ပုံသေကြိမ်နှုန်း 225 MHz ဖြင့် လုပ်ဆောင်သည်။
TX/RX FRL နာရီ tx_frl_clk/rx_frl_clk TX နှင့် RX core အတွက် FRL နာရီ။
RX TMDS နာရီ rx_tmds_clk HDMI RX ချိတ်ဆက်ကိရိယာမှ TMDS နာရီချန်နယ်သည် CDR ရည်ညွှန်းနာရီ 0 အတွက် ရည်ညွှန်းနာရီကို ထုတ်လုပ်ရန် IOPLL တစ်ခုသို့ ချိတ်ဆက်သည်။ core သည် TMDS မုဒ်တွင်ရှိသည့်အခါ ဤနာရီကို အသုံးပြုသည်။
RX CDR ရည်ညွှန်းနာရီ 0 rxphy_cdr_refclk0 ရည်ညွှန်းနာရီ 0 မှ RX CDR ။ ဤနာရီသည် RX TMDS နာရီမှ ဆင်းသက်လာသည်။ RX TMDS နာရီကြိမ်နှုန်းသည် 25 MHz မှ 340 MHz ရှိပြီး RX CDR အနည်းဆုံးရည်ညွှန်းနာရီကြိမ်နှုန်းမှာ 50 MHz ဖြစ်သည်။
IOPLL ကို TMDS နာရီ 5 MHz မှ 25 MHz ကြားရှိ 50 နာရီကြိမ်နှုန်းကို ထုတ်ပေးရန်နှင့် 50 MHz မှ 340 MHz ကြားရှိ TMDS နာရီအတွက် တူညီသောနာရီကြိမ်နှုန်းကို ထုတ်လုပ်ရန် အသုံးပြုပါသည်။
RX Transceiver နာရီထွက် rx_clk အသံဖမ်းစက်မှ ပြန်လည်ရယူသည့် နာရီနှင့် ကြိမ်နှုန်းသည် ဒေတာနှုန်းနှင့် transceiver အကျယ်ပေါ်မူတည်၍ ကွဲပြားသည်။
RX transceiver clock out frequency = Transceiver ဒေတာနှုန်း/ Transceiver အကျယ်
ဤ HDMI ဒီဇိုင်းအတွက် exampထို့ကြောင့်၊ RX transceiver နာရီသည် ချန်နယ် 1 မှထွက်သော နာရီဖြစ်ပြီး RX transceiver core input (rx_coreclkin) နှင့် FRL IOPLL (pll_frl) ရည်ညွှန်းနာရီဖြစ်သည်။

၂.၃။ အင်တာဖေ့စ်အချက်ပြမှုများ
ဇယားများသည် HDMI ဒီဇိုင်းဟောင်းအတွက် အချက်ပြမှုများကို စာရင်းပြုစုထားသည်။ample FRL ဖြင့် ဖွင့်ထားသည်။
ဇယား ၃။ ထိပ်တန်းအဆင့် အချက်ပြမှုများ

အချက်ပြ

 ဦးတည်ချက် အကျယ်

ဖော်ပြချက်
On-board Oscillator Signal
clk_fpga_b3_p ထည့်သွင်းခြင်း။ 1 core ရည်ညွှန်းနာရီအတွက် 100 MHz အခမဲ့အပြေးနာရီ။
refclk4_p ထည့်သွင်းခြင်း။ 1 transceiver ရည်ညွှန်းနာရီအတွက် 100 MHz အခမဲ့အပြေးနာရီ။
အသုံးပြုသူခလုတ်များနှင့် LED များ
user_pb ထည့်သွင်းခြင်း။ 3 HDMI Intel FPGA IP ဒီဇိုင်းလုပ်ဆောင်ချက်ကို ထိန်းချုပ်ရန် ခလုတ်ကို နှိပ်ပါ။
cpu_resetn ထည့်သွင်းခြင်း။ 1 ကမ္ဘာလုံးဆိုင်ရာ ပြင်ဆင်သတ်မှတ်မှု။
user_led_g အထွက် 8 အစိမ်းရောင် LED မျက်နှာပြင်။
ကိုးကားပါ။ ဟာ့ဒ်ဝဲတပ်ဆင်မှု LED လုပ်ဆောင်ချက်များအကြောင်း နောက်ထပ်အချက်အလက်များအတွက် စာမျက်နှာ 48 တွင်။
user_dipsw ထည့်သွင်းခြင်း။ 1 အသုံးပြုသူသတ်မှတ်ထားသော DIP ခလုတ်။
ကိုးကားပါ။ ဟာ့ဒ်ဝဲတပ်ဆင်မှု DIP ခလုတ်လုပ်ဆောင်ချက်များအကြောင်း နောက်ထပ်အချက်အလက်များအတွက် စာမျက်နှာ 48 တွင်။
FMC Port B တွင် HDMI FMC Daughter Card ပင်ထိုးသည်။
fmcb_gbtclk_m2c_p_0 ထည့်သွင်းခြင်း။ 1 HDMI RX TMDS နာရီ။
fmcb_dp_m2c_p ထည့်သွင်းခြင်း။ 4 HDMI RX နာရီ၊ အနီရောင်၊ အစိမ်းနှင့် အပြာ ဒေတာချန်နယ်များ။
fmcb_dp_c2m_p အထွက် 4 HDMI TX နာရီ၊ အနီရောင်၊ အစိမ်းနှင့် အပြာ ဒေတာချန်နယ်များ။
fmcb_la_rx_p_9 ထည့်သွင်းခြင်း။ 1 HDMI RX +5V ပါဝါကို သိရှိနိုင်သည်။
fmcb_la_rx_p_8 အထွက် 1 HDMI RX hot plug detect
fmcb_la_rx_n_8 ထည့်သွင်းခြင်း။ 1 DDC နှင့် SCDC အတွက် HDMI RX I2C SDA
fmcb_la_tx_p_10 ထည့်သွင်းခြင်း။ 1 DDC နှင့် SCDC အတွက် HDMI RX I2C SCL
fmcb_la_tx_p_12 ထည့်သွင်းခြင်း။ 1 HDMI TX hot plug detect
fmcb_la_tx_n_12 ထည့်သွင်းခြင်း။ 1 DDC နှင့် SCDC အတွက် HDMI I2C SDA
fmcb_la_rx_p_10 ထည့်သွင်းခြင်း။ 1 DDC နှင့် SCDC အတွက် HDMI I2C SCL
fmcb_la_tx_n_9 ထည့်သွင်းခြင်း။ 1 redriver ထိန်းချုပ်မှုအတွက် HDMI I2C SDA။
fmcb_la_rx_p_11 ထည့်သွင်းခြင်း။ 1 redriver ထိန်းချုပ်မှုအတွက် HDMI I2C SCL။
fmcb_la_tx_n_13 အထွက် 1 HDMI TX +5V
မှတ်ချက် - ဘယ်အချိန်မှာရရှိနိုင် Bitec HDMI Daughter Card Revision 9 ရွေးချယ်ထားသည်။

ဇယား 17. HDMI RX ထိပ်တန်းအဆင့် အချက်ပြမှုများ

အချက်ပြ ဦးတည်ချက် အကျယ် ဖော်ပြချက်
နာရီနှင့် အချက်ပြမှုများကို ပြန်လည်သတ်မှတ်ပါ။
mgmt_clk ထည့်သွင်းခြင်း။ 1 စနစ်နာရီထည့်သွင်းမှု (100 MHz)။
ပြန်လည်သတ်မှတ်ပါ။ ထည့်သွင်းခြင်း။ 1 စနစ်ပြန်လည်သတ်မှတ်ခြင်း ထည့်သွင်းခြင်း။
rx_tmds_clk ထည့်သွင်းခြင်း။ 1 HDMI RX TMDS နာရီ။
i2c_clk ထည့်သွင်းခြင်း။ 1 DDC နှင့် SCDC ကြားခံအတွက် နာရီထည့်သွင်းမှု။
နာရီနှင့် အချက်ပြမှုများကို ပြန်လည်သတ်မှတ်ပါ။
rxphy_cdr_refclk1 ထည့်သွင်းခြင်း။ 1 RX CDR ရည်ညွှန်းနာရီအတွက် နာရီထည့်သွင်းမှု 1. နာရီကြိမ်နှုန်းမှာ 100 MHz ဖြစ်သည်။
rx_vid_clk အထွက် 1 ဗီဒီယို နာရီ အထွက်။
sys_init အထွက် 1 ပါဝါဖွင့်ချိန်တွင် စနစ်ကို ပြန်လည်သတ်မှတ်ရန် စနစ်စတင်ခြင်း
RX Transceiver နှင့် IOPLL အချက်ပြမှုများ
rxpll_tmds_သော့ခတ်ထားသည်။ အထွက် 1 TMDS နာရီ IOPLL လော့ခ်ချထားကြောင်း ညွှန်ပြသည်။
rxpl_frl_locked အထွက် 1 FRL နာရီ IOPLL သော့ခတ်ထားကြောင်း ညွှန်ပြသည်။
rxphy_serial_data ထည့်သွင်းခြင်း။ 4 RX Native PHY သို့ HDMI အမှတ်စဉ်ဒေတာ။
rxphy_အဆင်သင့်ဖြစ်ပါပြီ။ အထွက် 1 RX Native PHY အဆင်သင့်ဖြစ်နေပြီဟု ညွှန်ပြသည်။
rxphy_cal_busy_raw အထွက် 4 RX ဇာတိ PHY စံကိုက်ချိန်ညှိမှုသည် transceiver arbiter သို့ အလုပ်ရှုပ်နေသည်။
rxphy_cal_busy_gated ထည့်သွင်းခြင်း။ 4 ချိန်ညှိခြင်းအလုပ်များသောအချက်ပြမှု transceiver arbiter မှ RX Native PHY သို့။
rxphy_rcfg_slave_write ထည့်သွင်းခြင်း။ 4 Transceiver ပြန်လည်ပြင်ဆင်ခြင်း Avalon မမ်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ် RX Native PHY မှ transceiver arbiter သို့။
rxphy_rcfg_slave_read ထည့်သွင်းခြင်း။ 4
rxphy_rcfg_slave_လိပ်စာ ထည့်သွင်းခြင်း။ 40
rxphy_rcfg_slave_writedata ထည့်သွင်းခြင်း။ 128
rxphy_rcfg_slave_readdata အထွက် 128
rxphy_rcfg_slave_waitrequest အထွက် 4
RX ပြန်လည်ပြင်ဆင်မှု စီမံခန့်ခွဲမှု
rxphy_rcfg_busy အထွက် 1 RX ပြန်လည်ပြင်ဆင်ခြင်း အလုပ်များသည့်အချက်။
rx_tmds_freq အထွက် 24 HDMI RX TMDS နာရီကြိမ်နှုန်းတိုင်းတာခြင်း (10 ms တွင်)။
rx_tmds_freq_valid အထွက် 1 RX TMDS နာရီကြိမ်နှုန်းတိုင်းတာမှုမှန်ကန်ကြောင်းညွှန်ပြသည်။
rxphy_os အထွက် 1 ကျော်ampလင်အချက်-
•0: 1x ကျော်ampလင်း
• 1: 5× ကျော်သည်။ampလင်း
rxphy_rcfg_master_write အထွက် 1 RX ပြန်လည်ဖွဲ့စည်းမှုစီမံခန့်ခွဲမှု Avalon မှတ်ဉာဏ်-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်သည် transceiver arbiter ဖြစ်သည်။
rxphy_rcfg_master_read အထွက် 1
rxphy_rcfg_master_လိပ်စာ အထွက် 12
rxphy_rcfg_master_writedata အထွက် 32
rxphy_rcfg_master_readdata ထည့်သွင်းခြင်း။ 32
rxphy_rcfg_master_waitrequest ထည့်သွင်းခြင်း။ 1
HDMI RX Core အချက်ပြမှုများ
rx_vid_clk_သော့ခတ်ထားသည်။ ထည့်သွင်းခြင်း။ 1 vid_clk သည် တည်ငြိမ်ကြောင်း ညွှန်ပြသည်။
rxcore_frl_rate အထွက် 4 RX core လည်ပတ်နေသည့် FRL နှုန်းကို ညွှန်ပြသည်။
• 0- အမွေအနှစ်မုဒ် (TMDS)
• 1:3 Gbps 3 လမ်းသွား
• 2:6 Gbps 4 လမ်းသွား
• 3:6 Gbps 4 လမ်းသွား
• 4:8 Gbps 4 လမ်းသွား
• 5:10 Gbps 4 လမ်းသွား
• 6:12 Gbps 4 လမ်းသွား
• 7-15: သီးသန့်
rxcore_frl_သော့ခတ်ထားသည်။ အထွက် 4 ဘစ်တစ်ခုစီသည် FRL လော့ခ်ချခြင်းကို ရရှိသည့် သီးခြားလမ်းကြောင်းကို ညွှန်ပြသည်။ RX core သည် ချိန်ညှိမှု၊ နှောင့်ယှက်မှုနှင့် လမ်းကြောသော့ကို အောင်မြင်စွာလုပ်ဆောင်သည့်အခါ FRL ကို လော့ခ်ချထားသည်။
• 3-လမ်းသွားမုဒ်အတွက် RX core သည် Scrambler Reset (SR) သို့မဟုတ် Start-Super-Block (SSB) ကို အနည်းဆုံး 680 ကြိမ် လက်ခံရရှိသောအခါ လမ်းကြောသော့ခတ်မှုကို ရရှိသည်။
• 4-လမ်းသွားမုဒ်အတွက် RX core သည် Scrambler Reset (SR) သို့မဟုတ် Start-Super-Block (SSB) ကို အနည်းဆုံး 510 ကြိမ် လက်ခံရရှိသောအခါ လမ်းကြောသော့ခတ်မှုကို ရရှိသည်။
rxcore_frl_ffe_levels အထွက် 4 RX core ရှိ SCDC 0x31 မှတ်ပုံတင်ဘစ် [7:4] ရှိ FFE_level bit နှင့် ကိုက်ညီသည်။
rxcore_frl_flt_ အဆင်သင့်ဖြစ်ပါပြီ။ ထည့်သွင်းခြင်း။ 1 လင့်ခ်လေ့ကျင့်ရေးလုပ်ငန်းစဉ်စတင်ရန်အတွက် RX သည် အဆင်သင့်ဖြစ်ကြောင်း ညွှန်ပြရန် အခိုင်အမာဆိုသည်။ အခိုင်အမာဆိုသောအခါ၊ SCDC မှတ်ပုံတင်ခြင်း 0x40 bit 6 ရှိ FLT_ready bit ကိုလည်း အခိုင်အမာဖော်ပြထားသည်။
rxcore_frl_src_test_config ထည့်သွင်းခြင်း။ 8 အရင်းအမြစ်စမ်းသပ်မှုပုံစံများကို သတ်မှတ်ပေးသည်။ တန်ဖိုးကို SCDC Test Configuration register တွင် SCDC မှတ်ပုံတင် 0x35 တွင် ရေးထားသည်။
rxcore_tbcr အထွက် 1 TMDS ဘစ်မှ နာရီအချိုးကို ညွှန်ပြသည်။ SCDC မှတ်ပုံတင်ခြင်း 0x20 bit 1 တွင် TMDS_Bit_Clock_Ratio မှတ်ပုံတင်ခြင်းနှင့် သက်ဆိုင်သည်။
• HDMI 2.0 မုဒ်တွင် အလုပ်လုပ်သောအခါ၊ ဤဘစ်ကို အတည်ပြုထားသည်။ TMDS ဘစ်မှ နာရီအချိုး 40:1 ကိုညွှန်ပြသည်။
• HDMI 1.4b တွင် အလုပ်လုပ်သောအခါ၊ ဤဘစ်ကို အခိုင်အမာ မပြောပါ။ TMDS ဘစ်မှ နာရီအချိုး 10:1 ကိုညွှန်ပြသည်။
• ဤဘစ်ကို FRL မုဒ်အတွက် အသုံးမပြုပါ။
rxcore_scrambler_enable အထွက် 1 လက်ခံရရှိသောဒေတာသည် ပေါက်တတ်ကရဖြစ်ခြင်းရှိမရှိ ဖော်ပြသည်။ SCDC မှတ်ပုံတင်ခြင်း 0x20 bit 0 ရှိ Scrambling_Enable အကွက်နှင့် သက်ဆိုင်သည်။
rxcore_audio_de အထွက် 1 HDMI RX core အသံကြားခံများ
ကိုကိုးကားပါ။ စုပ်ခွက်များ အပိုင်း HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန် ပိုမိုသိရှိလိုပါက။
rxcore_audio_data အထွက် 256
rxcore_audio_info_ai အထွက် 48
rxcore_audio_N အထွက် 20
rxcore_audio_CTS အထွက် 20
rxcore_audio_metadata အထွက် 165
rxcore_audio_format အထွက် 5
rxcore_aux_pkt_data အထွက် 72 HDMI RX core အရန် အင်တာဖေ့စ်များ
ကိုကိုးကားပါ။ စုပ်ခွက်များ အပိုင်း HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန် ပိုမိုသိရှိလိုပါက။
rxcore_aux_pkt_addr အထွက် 6
rxcore_aux_pkt_wr အထွက် 1
rxcore_aux_data အထွက် 72
rxcore_aux_sop အထွက် 1
rxcore_aux_eop အထွက် 1
rxcore_aux_valid အထွက် 1
rxcore_aux_error အထွက် 1
rxcore_gcp အထွက် 6 HDMI RX core sideband အချက်ပြမှုများ
ကိုကိုးကားပါ။ စုပ်ခွက်များ အပိုင်း HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန် ပိုမိုသိရှိလိုပါက။
rxcore_info_avi အထွက် 123
rxcore_info_vsi အထွက် 61
rxcore_သော့ခတ်ထားသည်။ အထွက် 1 HDMI RX core ဗီဒီယိုအပေါက်များ
မှတ်ချက်- N = နာရီတစ်လုံးလျှင် pixels
ကိုကိုးကားပါ။ စုပ်ခွက်များ အပိုင်း HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန် ပိုမိုသိရှိလိုပါက။
rxcore_vid_data အထွက် N*၅၅
rxcore_vid_vsync အထွက် N
rxcore_vid_hsync အထွက် N
rxcore_vid_de အထွက် N
rxcore_vid_valid အထွက် 1
rxcore_vid_lock အထွက် 1
rxcore_mode အထွက် 1 HDMI RX core ထိန်းချုပ်မှုနှင့် အခြေအနေပေါက်များ။
မှတ်ချက်- N = နာရီအလိုက် သင်္ကေတများ
ကိုကိုးကားပါ။ စုပ်ခွက်များ အပိုင်း HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန် ပိုမိုသိရှိလိုပါက။
rxcore_ctrl အထွက် N*6
rxcore_color_depth_sync အထွက် 2
hdmi_5v_detect ထည့်သွင်းခြင်း။ 1 HDMI RX 5V ထောက်လှမ်းပြီး hotplug detect ကိုကိုးကားပါ။ စုပ်ခွက်များ အပိုင်း HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန် ပိုမိုသိရှိလိုပါက။
hdmi_rx_hpd အထွက် 1
rx_hpd_trigger ထည့်သွင်းခြင်း။ 1
I2C အချက်ပြမှုများ
hdmi_rx_i2c_sda ထည့်သွင်းခြင်း။ 1 HDMI RX DDC နှင့် SCDC ကြားခံ
hdmi_rx_i2c_scl ထည့်သွင်းခြင်း။ 1
RX EDID RAM အချက်ပြမှုများ
edid_ram_access ထည့်သွင်းခြင်း။ 1 HDMI RX EDID RAM အသုံးပြုခွင့် မျက်နှာပြင်။
edid_ram_လိပ်စာ ထည့်သွင်းခြင်း။ 8 သင်သည် EDID RAM မှ စာရေးရန် သို့မဟုတ် ဖတ်လိုသောအခါတွင် edid_ram_access ကို အခိုင်အမာပြောပါ၊ မဟုတ်ပါက ဤအချက်ပြမှုကို နိမ့်နေသင့်သည်။
သင် edid_ram_access ကို အခိုင်အမာပြောသောအခါ၊ hotplug အချက်ပြမှုသည် EDID RAM သို့ စာရေးခြင်း သို့မဟုတ် ဖတ်ခြင်းအား ခွင့်ပြုသည်။ EDID RAM အသုံးပြုခွင့် ပြီးဆုံးသောအခါ၊ သင်သည် edid_ram_assess နှင့် hotplug အချက်ပြမှုကို ဖျက်သိမ်းသင့်သည်။ hotplug အချက်ပြခလုတ်ဖွင့်ခြင်းကြောင့် အရင်းအမြစ်သည် EDID အသစ်ကို ဖတ်ပါမည်။
edid_ram_write ထည့်သွင်းခြင်း။ 1
edid_ram_read ထည့်သွင်းခြင်း။ 1
edid_ram_readdata အထွက် 8
edid_ram_writedata ထည့်သွင်းခြင်း။ 8
edid_ram_waitrequest အထွက် 1

ဇယား 18.HDMI TX ထိပ်တန်းအဆင့် အချက်ပြမှုများ

အချက်ပြ ဦးတည်ချက် အကျယ် ဖော်ပြချက်
နာရီနှင့် အချက်ပြမှုများကို ပြန်လည်သတ်မှတ်ပါ။
mgmt_clk ထည့်သွင်းခြင်း။ 1 စနစ်နာရီထည့်သွင်းမှု (100 MHz)။
ပြန်လည်သတ်မှတ်ပါ။ ထည့်သွင်းခြင်း။ 1 စနစ်ပြန်လည်သတ်မှတ်ခြင်း ထည့်သွင်းခြင်း။
tx_tmds_clk ထည့်သွင်းခြင်း။ 1 HDMI RX TMDS နာရီ။
txfpl_refclk1 ထည့်သွင်းခြင်း။ 1 TX PLL ရည်ညွှန်းနာရီအတွက် နာရီထည့်သွင်းမှု 1. နာရီကြိမ်နှုန်းမှာ 100 MHz ဖြစ်သည်။
tx_vid_clk အထွက် 1 ဗီဒီယို နာရီ အထွက်။
tx_frl_clk အထွက် 1 FRL နာရီအထွက်။
sys_init ထည့်သွင်းခြင်း။ 1 ပါဝါဖွင့်ချိန်တွင် စနစ်ကို ပြန်လည်သတ်မှတ်ရန် စနစ်စတင်ခြင်း
tx_init_done ထည့်သွင်းခြင်း။ 1 TX ပြန်လည်ဖွဲ့စည်းမှု စီမံခန့်ခွဲမှု ပိတ်ဆို့ခြင်းနှင့် transceiver ပြန်လည်ဖွဲ့စည်းခြင်း အင်တာဖေ့စ်ကို ပြန်လည်သတ်မှတ်ရန် TX အစပြုခြင်း
TX Transceiver နှင့် IOPLL အချက်ပြမှုများ
txpl_frl_locked အထွက် 1 လင့်ခ်အမြန်နှုန်းနာရီကို ညွှန်ပြပြီး FRL နာရီ IOPLL ကို လော့ခ်ချထားသည်။
txfpl_locked အထွက် 1 TX PLL ကို လော့ခ်ချထားကြောင်း ညွှန်ပြသည်။
txphy_serial_data အထွက် 4 TX Native PHY မှ HDMI အမှတ်စဉ်ဒေတာ။
txphy_အဆင်သင့် အထွက် 1 TX ဇာတိ PHY အဆင်သင့်ဖြစ်နေပြီဟု ညွှန်ပြသည်။
txphy_cal_busy အထွက် 1 TX ဇာတိ PHY စံကိုက်ချိန်ညှိမှု အလုပ်များသည့်အချက်။
txphy_cal_busy_raw အထွက် 4 ချိန်ညှိခြင်းအလုပ်များသည့်အချက်ပြမှုမှာ transceiver arbiter သို့ဖြစ်သည်။
txphy_cal_busy_gated ထည့်သွင်းခြင်း။ 4 ချိန်ညှိခြင်းအလုပ်များသောအချက်ပြမှု transceiver arbiter မှ TX Native PHY သို့။
txphy_rcfg_busy အထွက် 1 TX PHY ပြန်လည်ဖွဲ့စည်းမှုကို လုပ်ဆောင်နေပြီဖြစ်ကြောင်း ဖော်ပြသည်။
txphy_rcfg_slave_write ထည့်သွင်းခြင်း။ 4 Transceiver ပြန်လည်ပြင်ဆင်ခြင်း Avalon မမ်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်သည် TX Native PHY မှ transceiver arbiter သို့။
txphy_rcfg_slave_read ထည့်သွင်းခြင်း။ 4
txphy_rcfg_slave_လိပ်စာ ထည့်သွင်းခြင်း။ 40
txphy_rcfg_slave_writedata ထည့်သွင်းခြင်း။ 128
txphy_rcfg_slave_readdata အထွက် 128
txphy_rcfg_slave_waitrequest အထွက် 4
TX ပြန်လည်ဖွဲ့စည်းမှုစီမံခန့်ခွဲမှု
tx_tmds_freq ထည့်သွင်းခြင်း။ 24 HDMI TX TMDS နာရီကြိမ်နှုန်းတန်ဖိုး (10 ms တွင်)။
tx_os အထွက် 2 ကျော်ampလင်အချက်-
• 0: 1x ကျော်ampလင်း
•1: 2× ကျော်သည်။ampလင်း
•2: 8x ကျော်ampလင်း
txphy_rcfg_master_write အထွက် 1 TX ပြန်လည်ဖွဲ့စည်းမှုစီမံခန့်ခွဲမှု Avalon မှတ်ဉာဏ်-ပုံဖော်ထားသော အင်တာဖေ့စ်သည် transceiver arbiter သို့ဖြစ်သည်။
txphy_rcfg_master_read အထွက် 1
txphy_rcfg_master_လိပ်စာ အထွက် 12
txphy_rcfg_master_writedata အထွက် 32
txphy_rcfg_master_readdata ထည့်သွင်းခြင်း။ 32
txphy_rcfg_master_waitrequest ထည့်သွင်းခြင်း။ 1
tx_reconfig_done အထွက် 1 TX ပြန်လည်ဖွဲ့စည်းခြင်းလုပ်ငန်းစဉ် ပြီးမြောက်ကြောင်း ညွှန်ပြသည်။
HDMI TX Core အချက်ပြမှုများ
tx_vid_clk_သော့ခတ်ထားသည်။ ထည့်သွင်းခြင်း။ 1 vid_clk သည် တည်ငြိမ်ကြောင်း ညွှန်ပြသည်။
txcore_ctrl ထည့်သွင်းခြင်း။ N*6 HDMI TX core ထိန်းချုပ်မှု အင်တာဖေ့စ်များ။
မှတ်ချက်- N = နာရီတစ်လုံးလျှင် pixels
ကိုကိုးကားပါ။ အရင်းအမြစ် မျက်နှာပြင်များ အပိုင်း HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန် ပိုမိုသိရှိလိုပါက။
txcore_မုဒ် ထည့်သွင်းခြင်း။ 1
txcore_audio_de ထည့်သွင်းခြင်း။ 1 HDMI TX core အသံကြားခံများ။
ကိုကိုးကားပါ။ အရင်းအမြစ် မျက်နှာပြင်များ အပိုင်း HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန် ပိုမိုသိရှိလိုပါက။
txcore_audio_mute ထည့်သွင်းခြင်း။ 1
txcore_audio_data ထည့်သွင်းခြင်း။ 256
txcore_audio_info_ai ထည့်သွင်းခြင်း။ 49
txcore_audio_N ထည့်သွင်းခြင်း။ 20
txcore_audio_CTS ထည့်သွင်းခြင်း။ 20
txcore_audio_metadata ထည့်သွင်းခြင်း။ 166
txcore_audio_format ထည့်သွင်းခြင်း။ 5
txcore_aux_ အဆင်သင့်ဖြစ်ပါပြီ။ အထွက် 1 HDMI TX core အရန်အင်တာဖေ့စ်များ။
ကိုကိုးကားပါ။ အရင်းအမြစ် မျက်နှာပြင်များ အပိုင်း HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန် ပိုမိုသိရှိလိုပါက။
txcore_aux_data ထည့်သွင်းခြင်း။ 72
txcore_aux_sop ထည့်သွင်းခြင်း။ 1
txcore_aux_eop ထည့်သွင်းခြင်း။ 1
txcore_aux_valid ထည့်သွင်းခြင်း။ 1
txcore_gcp ထည့်သွင်းခြင်း။ 6 HDMI TX core sideband အချက်ပြမှုများ။
ကိုကိုးကားပါ။ အရင်းအမြစ် မျက်နှာပြင်များ အပိုင်း HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန် ပိုမိုသိရှိလိုပါက။
txcore_info_avi ထည့်သွင်းခြင်း။ 123
txcore_info_vsi ထည့်သွင်းခြင်း။ 62
txcore_i2c_master_write ထည့်သွင်းခြင်း။ 1 TX I2C မာစတာ Avalon မန်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်သည် TX core အတွင်းရှိ I2C မာစတာသို့။
မှတ်ချက် - သင်ဖွင့်သည့်အခါမှသာ ဤအချက်ပြမှုများကို ရရှိနိုင်သည်။ I2C ပါဝင်သည်။ ကန့်သတ်ချက်။
txcore_i2c_master_read ထည့်သွင်းခြင်း။ 1
txcore_i2c_master_လိပ်စာ ထည့်သွင်းခြင်း။ 4
txcore_i2c_master_writedata ထည့်သွင်းခြင်း။ 32
txcore_i2c_master_readdata အထွက် 32
txcore_vid_data ထည့်သွင်းခြင်း။ N*၅၅ HDMI TX core ဗီဒီယိုအပေါက်များ။
မှတ်ချက်- N = နာရီတစ်လုံးလျှင် pixels
er ကို အရင်းအမြစ် မျက်နှာပြင်များ အပိုင်း HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန် ပိုမိုသိရှိလိုပါက။
txcore_vid_vsync ထည့်သွင်းခြင်း။ N
txcore_vid_hsync ထည့်သွင်းခြင်း။ N
txcore_vid_de ထည့်သွင်းခြင်း။ N
txcore_vid_ready အထွက် 1
txcore_vid_overflow အထွက် 1
txcore_vid_valid ထည့်သွင်းခြင်း။ 1
txcore_frl_နှုန်း ထည့်သွင်းခြင်း။ 4 SCDC သည် အင်တာဖေ့စ်များကို မှတ်ပုံတင်သည်။
txcore_frl_pattern ထည့်သွင်းခြင်း။ 16
txcore_frl_start ထည့်သွင်းခြင်း။ 1
txcore_scrambler_enable ထည့်သွင်းခြင်း။ 1
txcore_tbcr ထည့်သွင်းခြင်း။ 1
I2C အချက်ပြမှုများ
nios_tx_i2c_sda_in အထွက် 1 SCDC နှင့် DDC အတွက် TX I2C Master interface သည် Nios II ပရိုဆက်ဆာမှ အထွက်ကြားခံအထိ။
မှတ်ချက် - ဖွင့်ထားရင် I2C ပါဝင်သည်။ ကန့်သတ်ချက်များ၊ ဤအချက်ပြမှုများကို TX core အတွင်းတွင်ထားရှိမည်ဖြစ်ပြီး ဤအဆင့်တွင် မြင်နိုင်မည်မဟုတ်ပေ။
nios_tx_i2c_scl_in အထွက် 1
nios_tx_i2c_sda_oe ထည့်သွင်းခြင်း။ 1
nios_tx_i2c_scl_oe ထည့်သွင်းခြင်း။ 1
nios_ti_i2c_sda_in အထွက် 1 TX I2C Master အင်တာဖေ့စ်သည် Nios II ပရိုဆက်ဆာမှ Bitec HDMI 2.1 FMC သတို့သမီးကတ်ရှိ TI redriver ကို ထိန်းချုပ်ရန် အထွက်ကြားခံအထွက်ကြားခံအထိ။
nios_ti_i2c_scl_in အထွက် 1
nios_ti_i2c_sda_oe ထည့်သွင်းခြင်း။ 1
nios_ti_i2c_scl_oe ထည့်သွင်းခြင်း။ 1
hdmi_tx_i2c_sda ထည့်သွင်းခြင်း။ 1 အထွက်ကြားခံမှ HDMI TX ချိတ်ဆက်ကိရိယာသို့ SCDC နှင့် DDC ကြားခံများအတွက် TX I2C အင်တာဖေ့စ်များ။
hdmi_tx_i2c_scl ထည့်သွင်းခြင်း။ 1
hdmi_tx_ti_i2c_sda ထည့်သွင်းခြင်း။ 1 TX I2C သည် အထွက်ကြားခံမှ Bitec HDMI 2.1 FMC သမီးကတ်ရှိ TI redriver သို့ ချိတ်ဆက်ပေးသည်။
hdmi_tx_ti_i2c_scl ထည့်သွင်းခြင်း။ 1
tx_hpd_req အထွက် 1 HDMI TX hotplug သည် အင်တာဖေ့စ်များကို ထောက်လှမ်းသည်။
hdmi_tx_hpd_n ထည့်သွင်းခြင်း။ 1

ဇယား 19. Transceiver Arbiter Signals

အချက်ပြ ဦးတည်ချက် အကျယ်

ဖော်ပြချက်
clk ထည့်သွင်းခြင်း။ 1 ပြုပြင်မှုနာရီ။ ဤနာရီသည် တူညီသောနာရီကို ပြန်လည်ဖွဲ့စည်းမှု စီမံခန့်ခွဲမှုပိတ်ဆို့ခြင်းများနှင့် မျှဝေရပါမည်။
ပြန်လည်သတ်မှတ်ပါ။ ထည့်သွင်းခြင်း။ 1 အချက်ပြမှုကို ပြန်လည်သတ်မှတ်ပါ။ ဤပြင်ဆင်သတ်မှတ်မှုသည် တူညီသောပြန်လည်သတ်မှတ်မှုကို ပြန်လည်ပြင်ဆင်ခြင်းဆိုင်ရာ စီမံခန့်ခွဲမှုလုပ်ကွက်များနှင့် မျှဝေရမည်ဖြစ်သည်။
rx_rcfg_en ထည့်သွင်းခြင်း။ 1 RX ပြန်လည်ပြင်ဆင်မှုဖွင့်ရန် အချက်ပြမှု။
tx_rcfg_en ထည့်သွင်းခြင်း။ 1 TX ပြန်လည်ဖွဲ့စည်းမှု အချက်ပြမှုကို ဖွင့်ပါ။
rx_rcfg_ch ထည့်သွင်းခြင်း။ 2 RX core တွင် မည်သည့်ချန်နယ်ကို ပြန်လည်ပြင်ဆင်ရမည်ကို ဖော်ပြသည်။ ဤအချက်သည် အမြဲတမ်း အခိုင်အမာ ရှိနေရမည်။
tx_rcfg_ch ထည့်သွင်းခြင်း။ 2 TX core တွင် မည်သည့်ချန်နယ်ကို ပြန်လည်ပြင်ဆင်ရမည်ကို ဖော်ပြသည်။ ဤအချက်သည် အမြဲတမ်း အခိုင်အမာ ရှိနေရမည်။
rx_reconfig_mgmt_write ထည့်သွင်းခြင်း။ 1 RX ပြန်လည်ဖွဲ့စည်းခြင်းစီမံခန့်ခွဲမှုမှ ပြန်လည်ပြင်ဆင်ခြင်း Avalon မမ်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်များ။
rx_reconfig_mgmt_read ထည့်သွင်းခြင်း။ 1
rx_reconfig_mgmt_လိပ်စာ ထည့်သွင်းခြင်း။ 10
rx_reconfig_mgmt_writedata ထည့်သွင်းခြင်း။ 32
rx_reconfig_mgmt_readdata အထွက် 32
rx_reconfig_mgmt_waitrequest အထွက် 1
tx_reconfig_mgmt_write ထည့်သွင်းခြင်း။ 1 TX ပြန်လည်ဖွဲ့စည်းမှုစီမံခန့်ခွဲမှုမှ Avalon မမ်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်များကို ပြန်လည်ပြင်ဆင်ခြင်း။
tx_reconfig_mgmt_read ထည့်သွင်းခြင်း။ 1
tx_reconfig_mgmt_လိပ်စာ ထည့်သွင်းခြင်း။ 10
tx_reconfig_mgmt_writedata ထည့်သွင်းခြင်း။ 32
tx_reconfig_mgmt_readdata အထွက် 32
tx_reconfig_mgmt_waitrequest အထွက် 1
reconfig_write အထွက် 1 Transceiver သို့ Avalon memory-mapped interface များကို ပြန်လည်ပြင်ဆင်ခြင်း။
reconfig_read အထွက် 1
reconfig_address အထွက် 10
reconfig_writedata အထွက် 32
rx_reconfig_readdata ထည့်သွင်းခြင်း။ 32
rx_reconfig_waitrequest ထည့်သွင်းခြင်း။ 1
tx_reconfig_readdata ထည့်သွင်းခြင်း။ 1
tx_reconfig_waitrequest ထည့်သွင်းခြင်း။ 1
rx_cal_busy ထည့်သွင်းခြင်း။ 1 RX transceiver မှ Calibration status signal
tx_cal_အလုပ်များသည်။ ထည့်သွင်းခြင်း။ 1 TX transceiver မှ Calibration status signal
rx_reconfig_cal_busy အထွက် 1 RX transceiver PHY သို့ ပြန်လည်သတ်မှတ်ထိန်းချုပ်မှု အခြေအနေအချက်ပြမှု။
tx_reconfig_cal_busy အထွက် 1 TX transceiver PHY မှ ထိန်းချုပ်မှု ပြန်လည်သတ်မှတ်ခြင်း အဆင့်သတ်မှတ်ခြင်း အခြေအနေအချက်ပြမှု။

ဇယား 20. RX-TX လင့်ခ်အချက်ပြမှုများ

အချက်ပြ ဦးတည်ချက် အကျယ်

ဖော်ပြချက်
vid_clk ထည့်သွင်းခြင်း။ 1 HDMI ဗီဒီယိုနာရီ။
rx_vid_lock ထည့်သွင်းခြင်း။ 3 HDMI RX ဗီဒီယို လော့ခ်ချမှု အခြေအနေကို ညွှန်ပြသည်။
rx_vid_valid ထည့်သွင်းခြင်း။ 1 HDMI RX ဗီဒီယို အင်တာဖေ့စ်များ။
rx_vid_de ထည့်သွင်းခြင်း။ N
rx_vid_hsync ထည့်သွင်းခြင်း။ N
rx_vid_vsync ထည့်သွင်းခြင်း။ N
rx_vid_data ထည့်သွင်းခြင်း။ N*၅၅
rx_aux_eop ထည့်သွင်းခြင်း။ 1 HDMI RX အရန်အင်တာဖေ့စ်များ။
rx_aux_sop ထည့်သွင်းခြင်း။ 1
rx_aux_valid ထည့်သွင်းခြင်း။ 1
rx_aux_data ထည့်သွင်းခြင်း။ 72
tx_vid_de အထွက် N HDMI TX ဗီဒီယို အင်တာဖေ့စ်များ။
မှတ်ချက်- N = နာရီတစ်လုံးလျှင် pixels
tx_vid_hsync အထွက် N
tx_vid_vsync အထွက် N
tx_vid_data အထွက် N*48
tx_vid_valid အထွက် 1
tx_vid_အဆင်သင့် ထည့်သွင်းခြင်း။ 1
tx_aux_eop အထွက် 1 HDMI TX အရန်အင်တာဖေ့စ်များ။
tx_aux_sop အထွက် 1
tx_aux_valid အထွက် 1
tx_aux_data အထွက် 72
tx_aux_အဆင်သင့် ထည့်သွင်းခြင်း။ 1

Table 21. Platform Designer System Signals

အချက်ပြ ဦးတည်ချက် အကျယ်

ဖော်ပြချက်
cpu_clk_in_clk_clk ထည့်သွင်းခြင်း။ 1 CPU နာရီ။
cpu_rst_in_reset_reset ထည့်သွင်းခြင်း။ 1 CPU ပြန်လည်သတ်မှတ်ခြင်း။
edid_ram_slave_translator_avalon_anti_slave_0_လိပ်စာ အထွက် 8 EDID RAM သုံးစွဲနိုင်သော အင်တာဖေ့စ်။
edid_ram_slave_translator_avalon_anti_slave_0_ရေးပါ။ အထွက် 1
edid_ram_slave_translator_avalon_anti_slave_0_ဖတ်ပါ။ အထွက် 1
edid_ram_slave_translator_avalon_anti_slave_0_readdata ထည့်သွင်းခြင်း။ 8
edid_ram_slave_translator_avalon_anti_slave_0_writedata အထွက် 8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest ထည့်သွင်းခြင်း။ 1
hdmi_i2c_master_i2c_serial_sda_in ထည့်သွင်းခြင်း။ 1 I2C Master interface သည် Nios II ပရိုဆက်ဆာမှ DDC နှင့် SCDC ထိန်းချုပ်မှုအတွက် အထွက်ကြားခံအထိဖြစ်သည်။
hdmi_i2c_master_i2c_serial_scl_in ထည့်သွင်းခြင်း။ 1
hdmi_i2c_master_i2c_serial_sda_oe အထွက် 1
hdmi_i2c_master_i2c_serial_scl_oe အထွက် 1
redriver_i2c_master_i2c_serial_sda_in ထည့်သွင်းခြင်း။ 1 I2C Master အင်တာဖေ့စ်သည် Nios II ပရိုဆက်ဆာမှ TI redriver ဆက်တင်ဖွဲ့စည်းမှုအတွက် အထွက်ကြားခံအထိဖြစ်သည်။
redriver_i2c_master_i2c_serial_scl_in ထည့်သွင်းခြင်း။ 1
redriver_i2c_master_i2c_serial_sda_oe အထွက် 1
redriver_i2c_master_i2c_serial_scl_oe အထွက် 1
pio_in0_external_connection_export ထည့်သွင်းခြင်း။ 32 Parallel input output interfaces များ။
• Bit 0- EDID passthrough မုဒ်ကို ထိန်းချုပ်ရန် user_dipsw အချက်ပြမှုသို့ ချိတ်ဆက်ထားသည်။
•Bit 1- TX HPD တောင်းဆိုချက်
•Bit 2- TX transceiver အဆင်သင့်ဖြစ်ပါပြီ။
•Bits 3- TX ကို ပြန်လည်ပြင်ဆင်ခြင်း ပြီးပါပြီ။
•Bits 4–7- ကြိုတင်မှာထားသည်။
• Bits 8–11- RX FRL နှုန်း
• ဘစ် 12- RX TMDS ဘစ်နာရီအချိုး
• Bits 13–16- RX FRL လော့ခ်ချထားသည်။
• Bits 17–20- RX FFE အဆင့်များ
• Bit 21- RX ချိန်ညှိမှုကို လော့ခ်ချထားသည်။
အချက်ပြ ဦးတည်ချက် အကျယ် ဖော်ပြချက်
•Bit 22- RX ဗီဒီယိုလော့ခ်
• Bit 23- SCDC မှတ်ပုံတင်ချက်များကို ပြင်ပနစ်မှဖတ်ရန် အသုံးပြုသူခလုတ် 2
•Bits 24–31- ကြိုတင်မှာထားသည်။
pio_out0_external_connection_export အထွက် 32 Parallel input output interfaces များ။
•Bit 0- TX HPD အသိအမှတ်ပြုမှု
•Bit 1- TX အစပျိုးခြင်း ပြီးပါပြီ။
• Bits 2–7- သီးသန့်
• Bits 8–11- TX FRL နှုန်း
•Bits 12–27- TX FRL လင့်ခ်လေ့ကျင့်ရေးပုံစံ
• ဘစ် 28- TX FRL စတင်သည်။
• Bits 29–31- သီးသန့်
pio_out1_external_connection_export အထွက် 32 Parallel input output interfaces များ။
• ဘစ် 0- RX EDID RAM အသုံးပြုခွင့်
• Bit 1- RX FLT အဆင်သင့်ဖြစ်ပါပြီ။
• Bits 2–7- သီးသန့်
• Bits 8–15- RX FRL အရင်းအမြစ်စမ်းသပ်မှု ဖွဲ့စည်းမှု
•Bits 16–31- ကြိုတင်မှာထားသည်။

၂.၁။ 2.1. RTL Parameters များကို ဒီဇိုင်းဆွဲပါ။
ဒီဇိုင်းဟောင်းကို စိတ်ကြိုက်ပြင်ဆင်ရန် HDMI TX နှင့် RX ထိပ်တန်း RTL ဘောင်များကို အသုံးပြုပါ။ampလဲ့
ဒီဇိုင်း parameters အများစုကို အဆိုပါနေရာတွင် ရရှိနိုင်ပါသည်။ ဒီဇိုင်းထွample HDMI Intel FPGA IP ပါရာမီတာ တည်းဖြတ်သူ၏ တက်ဘ်။ ဒီဇိုင်းဟောင်းကို သင်ပြောင်းနိုင်ပါသေးသည်။ampRTL ဘောင်များမှတဆင့် ကန့်သတ်ဘောင်တည်းဖြတ်မှုတွင် သင်ပြုလုပ်ခဲ့သော ဆက်တင်များ။
ဇယား 22. HDMI RX ထိပ်တန်း ကန့်သတ်ချက်များ

ကန့်သတ်ချက်

 တန်ဖိုး

ဖော်ပြချက်
SUPPORT_DEEP_COLOR • 0- နက်ရှိုင်းသောအရောင်မရှိပါ။
• : နက်နဲသောအရောင်		 core သည် နက်ရှိုင်းသော အရောင်ဖော်မတ်များကို ကုဒ်သွင်းနိုင်၊ မရှိ ဆုံးဖြတ်သည်။
ပံ့ပိုးကူညီမှု_AUXILIARY • 0- AUX မရှိပါ။
•1- AUX		 အရန်ချန်နယ် ကုဒ်ထည့်ခြင်း ရှိ၊ မရှိ ဆုံးဖြတ်ပါ။
SYMBOLS_PER_CLOCK 8 Intel Arria 8 စက်များအတွက် နာရီတစ်လုံးလျှင် သင်္ကေတ ၈ ခုကို ပံ့ပိုးပေးသည်။
SUPPORT_AUDIO • 0- အသံမရှိပါ။
• 1- အသံ		 core သည် အသံကို ကုဒ်သွင်းနိုင်၊ မရှိ ဆုံးဖြတ်သည်။
EDID_RAM_ADDR_WIDTH ၃ (မူရင်းတန်ဖိုး) EDID RAM အရွယ်အစား၏ အခြေခံ 2 မှတ်တမ်း။
BITEC_DAUGHTER_CARD_REV •0- မည်သည့် Bitec HDMI သမီးငယ်ကတ်ကိုမျှ ပစ်မှတ်ထားခြင်းမရှိပါ။
•4- Bitec HDMI သတို့သမီးကတ် တည်းဖြတ်မှု 4 ကို ပံ့ပိုးသည်။
•6- Bitec HDMI သတို့သမီးကတ် တည်းဖြတ်မှု 6 ကို ပစ်မှတ်ထားခြင်းဖြစ်သည်။
• 11- Bitec HDMI သတို့သမီးကတ် တည်းဖြတ်မှု 11 ကို ပစ်မှတ်ထားခြင်း (မူလ)		 Bitec HDMI သတို့သမီးကတ်၏ ပြန်လည်ပြင်ဆင်မှုကို သတ်မှတ်သည်။ တည်းဖြတ်မှုကို သင်ပြောင်းလဲသောအခါ၊ ဒီဇိုင်းသည် Bitec HDMI သမီးကတ် လိုအပ်ချက်များအရ transceiver ချန်နယ်များကို လဲလှယ်နိုင်ပြီး polarity ကို ပြောင်းပြန်လှန်နိုင်သည်။ BITEC_DAUGHTER_CARD_REV ဘောင်ကို 0 အဖြစ် သတ်မှတ်ပါက၊ ဒီဇိုင်းသည် transceiver ချန်နယ်များနှင့် polarity ကို ပြောင်းလဲမှုတစ်စုံတစ်ရာ ပြုလုပ်မည်မဟုတ်ပါ။
POLARITY_INVERSION • 0- polarity ပြောင်းပြန်
• 1- polarity ပြောင်းမထားပါ။		 ထည့်သွင်းဒေတာ၏ ဘစ်တစ်ခုစီ၏တန်ဖိုးကို ပြောင်းပြန်လှန်ရန် ဤကန့်သတ်ချက်ကို 1 ဟု သတ်မှတ်ပါ။ ဤကန့်သတ်ချက်အား 1 သို့သတ်မှတ်ခြင်းသည် RX transceiver ၏ 4'b1111 အား rx_polinv port သို့ ပေးသည်။

ဇယား 23. HDMI TX ထိပ်တန်း ကန့်သတ်ချက်များ

ကန့်သတ်ချက်

 တန်ဖိုး

ဖော်ပြချက်
USE_FPLL 1 Intel Arria 10 စက်များအတွက်သာ TX PLL အဖြစ် fPLL ကို ပံ့ပိုးပေးသည်။ ဤသတ်မှတ်ချက်ကို 1 တွင် အမြဲသတ်မှတ်ပါ။
SUPPORT_DEEP_COLOR •0- နက်ရှိုင်းသောအရောင်မရှိပါ။

• 1- နက်နဲသောအရောင်

 core သည် နက်ရှိုင်းသော အရောင်ဖော်မတ်များကို ကုဒ်သွင်းနိုင်၊ မရှိ ဆုံးဖြတ်သည်။
ပံ့ပိုးကူညီမှု_AUXILIARY • 0- AUX မရှိပါ။
• 1- AUX		 အရန်ချန်နယ် ကုဒ်ထည့်ခြင်း ရှိ၊ မရှိ ဆုံးဖြတ်ပါ။
SYMBOLS_PER_CLOCK 8 Intel Arria 8 စက်များအတွက် နာရီတစ်လုံးလျှင် သင်္ကေတ ၈ ခုကို ပံ့ပိုးပေးသည်။
SUPPORT_AUDIO • 0- အသံမရှိပါ။
• 1- အသံ		 core သည် အသံကို ကုဒ်သွင်းနိုင်၊ မရှိ ဆုံးဖြတ်သည်။
BITEC_DAUGHTER_CARD_REV • 0- မည်သည့် Bitec HDMI သမီးငယ်ကတ်ကိုမျှ ပစ်မှတ်မထားပါ။
• 4- Bitec HDMI သတို့သမီးကတ် တည်းဖြတ်မှု 4 ကို ပံ့ပိုးသည်။
• 6- Bitec HDMI သတို့သမီးကတ် တည်းဖြတ်မှု 6 ကို ပစ်မှတ်ထားခြင်းဖြစ်သည်။
• 11- Bitec HDMI သတို့သမီးကတ် တည်းဖြတ်မှု 11 ကို ပစ်မှတ်ထားခြင်း (မူလ)		 Bitec HDMI သတို့သမီးကတ်၏ ပြန်လည်ပြင်ဆင်မှုကို သတ်မှတ်သည်။ တည်းဖြတ်မှုကို သင်ပြောင်းလဲသောအခါ၊ ဒီဇိုင်းသည် Bitec HDMI သမီးကတ် လိုအပ်ချက်များအရ transceiver ချန်နယ်များကို လဲလှယ်နိုင်ပြီး polarity ကို ပြောင်းပြန်လှန်နိုင်သည်။ BITEC_DAUGHTER_CARD_REV ဘောင်ကို 0 အဖြစ် သတ်မှတ်ပါက၊ ဒီဇိုင်းသည် transceiver ချန်နယ်များနှင့် polarity ကို ပြောင်းလဲမှုတစ်စုံတစ်ရာ ပြုလုပ်မည်မဟုတ်ပါ။
POLARITY_INVERSION • 0- polarity ပြောင်းပြန်
• 1- polarity ပြောင်းမထားပါ။		 ထည့်သွင်းဒေတာ၏ ဘစ်တစ်ခုစီ၏တန်ဖိုးကို ပြောင်းပြန်လှန်ရန် ဤကန့်သတ်ချက်ကို 1 ဟု သတ်မှတ်ပါ။ ဤကန့်သတ်ချက်ကို 1 သို့သတ်မှတ်ခြင်းသည် TX transceiver ၏ 4'b1111 အား tx_polinv ဆိပ်ကမ်းသို့ ပေးသည်။

၂
HDMI FRL ဖွင့်ထားသော ဒီဇိုင်းဟောင်းample သည် HDMI 2.1 စွမ်းရည်ရှိပြီး ပုံမှန် HDMI ဗီဒီယိုစီးကြောင်းအတွက် လှည့်ပတ်သရုပ်ပြမှုကို လုပ်ဆောင်သည်။
ဟာ့ဒ်ဝဲစမ်းသပ်မှုကို လုပ်ဆောင်ရန်၊ HDMI-ဖွင့်ထားသည့် စက်ပစ္စည်း— HDMI အင်တာဖေ့စ် ပါသည့် ဂရပ်ဖစ်ကတ်ကဲ့သို့သော HDMI-input ကို HDMI sink ထည့်သွင်းမှုသို့ ချိတ်ဆက်ပါ။ ဒီဇိုင်းသည် HDMI 2.1 သို့မဟုတ် HDMI 2.0/1.4b အရင်းအမြစ်နှင့် sink နှစ်မျိုးလုံးကို ပံ့ပိုးပေးသည်။

  1. HDMI sink သည် port ကို standard video stream တစ်ခုအဖြစ် decode လုပ်ကာ clock recovery core သို့ ပို့ပေးပါသည်။
  2. HDMI RX core သည် DCFIFO မှတဆင့် HDMI TX core နှင့်အပြိုင် ပြန်လှည့်ပတ်ရန် ဗီဒီယို၊ အရန်နှင့် အသံဒေတာကို ကုဒ်လုပ်သည်။
  3. FMC သမီးကတ်၏ HDMI ရင်းမြစ်အပေါက်သည် ပုံရိပ်ကို မော်နီတာတစ်ခုသို့ ပို့လွှတ်သည်။

မှတ်ချက် -
သင်သည် အခြားသော Intel FPGA ဖွံ့ဖြိုးတိုးတက်ရေးဘုတ်အဖွဲ့ကို အသုံးပြုလိုပါက၊ သင်သည် စက်၏တာဝန်များနှင့် ပင်နံပါတ်တာဝန်များကို ပြောင်းလဲရပါမည်။ transceiver analog ဆက်တင်ကို Intel Arria 10 FPGA ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာအစုံနှင့် Bitec HDMI 2.1 သမီးကတ်အတွက် စမ်းသပ်ထားသည်။ သင့်ကိုယ်ပိုင်ဘုတ်အတွက် ဆက်တင်များကို သင်ပြင်ဆင်နိုင်သည်။
Table 24. On-board Push Button နှင့် User LED Functions

ခလုတ်/LED

လုပ်ဆောင်ချက်
cpu_resetn စနစ်ပြန်လည်သတ်မှတ်ရန် တစ်ကြိမ်နှိပ်ပါ။
user_dipsw passthrough mode ကိုပြောင်းရန် အသုံးပြုသူသတ်မှတ်ထားသော DIP ခလုတ်။
•OFF (မူလအနေအထား) = ဖြတ်ကျော်ခြင်း။
FPGA ပေါ်ရှိ HDMI RX သည် EDID ကို ပြင်ပဆေးကန်မှ ရရှိပြီး ၎င်းနှင့်ချိတ်ဆက်ထားသည့် ပြင်ပအရင်းအမြစ်သို့ တင်ပြသည်။
• ON = Nios II terminal မှ RX အမြင့်ဆုံး FRL နှုန်းကို သင်ထိန်းချုပ်နိုင်သည်။ ညွှန်ကြားချက်သည် အများဆုံး FRL နှုန်းတန်ဖိုးတန်ဖိုးကို စီမံခန့်ခွဲခြင်းဖြင့် RX EDID ကို မွမ်းမံသည်။
မတူညီသော FRL နှုန်းထားများကို သတ်မှတ်ခြင်းဆိုင်ရာ နောက်ထပ်အချက်အလက်များအတွက် စာမျက်နှာ 33 တွင် မတူညီသော FRL နှုန်းထားများဖြင့် ဒီဇိုင်းကို လုပ်ဆောင်ခြင်းအား ကိုးကားပါ။
user_pb[0] HPD အချက်ပြမှုကို ပုံမှန် HDMI အရင်းအမြစ်သို့ ပြောင်းရန် တစ်ကြိမ်နှိပ်ပါ။
user_pb[1] လက်ဝယ်ရှိတယ်။
user_pb[2] Bitec HDMI 2.1 FMC သမီးကတ်၏ TX သို့ ချိတ်ဆက်ထားသည့် နစ်ခ်မှ SCDC မှတ်ပုံတင်ချက်များကို ဖတ်ရန် တစ်ကြိမ် နှိပ်ပါ။
မှတ်ချက် - ဖတ်ရှုခြင်းကို ဖွင့်ရန်၊ သင်သည် ဆော့ဖ်ဝဲတွင် DEBUG_MODE ကို 1 ဟု သတ်မှတ်ရပါမည်။
USER_LED[0] RX TMDS နာရီ PLL လော့ခ်ချမှု အခြေအနေ။
•0 = လော့ခ်ဖွင့်ထားသည်။
• 1 = သော့ခတ်ထားသည်။
USER_LED[1] RX transceiver အဆင်သင့်အနေအထား။
•0 = အဆင်သင့်မဖြစ်သေးပါ။
• 1 = အဆင်သင့်
USER_LED[2] RX လင့်ခ်အမြန်နှုန်းနာရီ PLL၊ နှင့် RX ဗီဒီယိုနှင့် FRL နာရီ PLL လော့ခ်ချမှုအခြေအနေ။
• 0 = RX နာရီ PLL မှ တစ်လုံးကို လော့ခ်ဖွင့်ထားသည်။
• 1 = RX နာရီ PLL နှစ်ခုလုံးကို လော့ခ်ချထားသည်။
USER_LED[3] RX HDMI core alignment နှင့် deskew လော့ခ်အခြေအနေ။
• 0 = အနည်းဆုံး ချန်နယ် 1 ခု လော့ခ်ဖွင့်ထားသည်။
• 1 = ချန်နယ်အားလုံးကို လော့ခ်ချထားသည်။
USER_LED[4] RX HDMI ဗီဒီယို လော့ခ်ချမှု အခြေအနေ။
• 0 = သော့ဖွင့်ထားသည်။
• 1 = သော့ခတ်ထားသည်။
USER_LED[5] TX လင့်ခ်အမြန်နှုန်းနာရီ PLL၊ နှင့် TX ဗီဒီယိုနှင့် FRL နာရီ PLL လော့ခ်ချမှုအခြေအနေ။
•0 = TX နာရီ PLL မှ တစ်လုံးကို လော့ခ်ဖွင့်ထားသည်။
• 1 = TX နာရီ PLL နှစ်ခုလုံးကို လော့ခ်ချထားသည်။
USER_LED[6] USER_LED[7] TX transceiver အဆင်သင့်အနေအထား။
• 0 = အဆင်သင့်မဖြစ်သေးပါ။
• 1 = အဆင်သင့်
TX လင့်ခ်လေ့ကျင့်ရေးအခြေအနေ။
• ၀ီထိ
• 1 = အောင်မြင်သည်။

၂.၃။ သရုပ်သကန်စမ်းသပ်ခုံ
Simulation testbench သည် HDMI TX serial loopback ကို RX core သို့တုပသည်။
မှတ်ချက် -
Include I2C ကန့်သတ်ဘောင်ကို ဖွင့်ထားခြင်းဖြင့် ဤ simulation testbench ကို ဒီဇိုင်းများအတွက် ပံ့ပိုးမထားပါ။
ပုံ ၇။ HDMI Intel FPGA IP Simulation Testbench Block Diagramintel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Block Diagram ၁ဇယား 25. Testbench အစိတ်အပိုင်းများ

အစိတ်အပိုင်း

ဖော်ပြချက်
ဗီဒီယို TPG ဗီဒီယိုစမ်းသပ်မှုပုံစံ ဂျင်နရေတာ (TPG) သည် ဗီဒီယိုလှုံ့ဆော်မှုကို ပံ့ပိုးပေးသည်။
အသံ Sample ဗိုလ်ချုပ် အသံဖိုင် ၎ample generator သည် audio s ကိုပေးသည်။ample နှိုးဆွသည်။ အသံချန်နယ်မှတဆင့် ထုတ်လွှင့်မည့် တိုးမြှင့်စမ်းသပ်ဒေတာပုံစံကို ဂျင်နရေတာမှ ထုတ်ပေးသည်။
Aux Sample ဗိုလ်ချုပ် aux sample generator သည် auxiliary s ကိုထောက်ပံ့ပေးသည်။ample နှိုးဆွသည်။ Generator သည် transmitter မှ ပေးပို့မည့် ပုံသေဒေတာကို ထုတ်ပေးပါသည်။
CRC စစ်ဆေးခြင်း။ ဤစစ်ဆေးမှုသည် TX transceiver ပြန်လည်ရယူထားသော နာရီကြိမ်နှုန်းသည် လိုချင်သောဒေတာနှုန်းနှင့် ကိုက်ညီမှုရှိမရှိ စစ်ဆေးပေးပါသည်။
အသံဒေတာစစ်ဆေးခြင်း။ အသံဒေတာစစ်ဆေးမှုသည် တိုးလာနေသည့် စမ်းသပ်ဒေတာပုံစံကို လက်ခံရရှိပြီး မှန်ကန်စွာ ကုဒ်လုပ်ထားခြင်းရှိမရှိ နှိုင်းယှဉ်စစ်ဆေးသည်။
Aux ဒေတာစစ်ဆေးခြင်း။ aux data check သည် မျှော်မှန်းထားသည့် aux data ကို လက်ခံရရှိပြီး လက်ခံသူဘက်မှ မှန်ကန်စွာ ကုဒ်လုပ်ထားခြင်းရှိမရှိ နှိုင်းယှဉ်ပါသည်။

HDMI simulation testbench သည် အောက်ပါ အတည်ပြုစစ်ဆေးမှုများကို လုပ်ဆောင်သည်-

HDMI လုပ်ဆောင်ချက်

စိစစ်ခြင်း။
ဗီဒီယိုဒေတာ • testbench သည် input နှင့် output ဗီဒီယိုအပေါ် CRC စစ်ဆေးခြင်းကိုလုပ်ဆောင်သည်။
• ၎င်းသည် လက်ခံရရှိထားသော ဗီဒီယိုဒေတာတွင် တွက်ချက်ထားသော CRC နှင့် ထုတ်လွှင့်သည့်ဒေတာ၏ CRC တန်ဖိုးကို စစ်ဆေးသည်။
• ထို့နောက်လက်ခံသူထံမှတည်ငြိမ်သော V-SYNC အချက်ပြမှု 4 ခုကိုတွေ့ရှိပြီးနောက် testbench သည်စစ်ဆေးခြင်းကိုလုပ်ဆောင်သည်။
အရန်ဒေတာ • အဆိုပါ aux sample generator သည် transmitter မှ ပေးပို့မည့် ပုံသေဒေတာကို ထုတ်ပေးသည်။
• လက်ခံသူဘက်တွင်၊ ဂျင်နရေတာသည် မျှော်လင့်ထားသည့် အရန်ဒေတာကို လက်ခံရရှိပြီး ကုဒ်ကုဒ်မှန်ကန်ခြင်းရှိမရှိ နှိုင်းယှဉ်သည်။
အသံဒေတာ • အသံဖိုင်ample generator သည် အသံချန်နယ်မှတဆင့် ထုတ်လွှင့်ရန် တိုးမြင့်လာသော စမ်းသပ်ဒေတာပုံစံကို ထုတ်ပေးသည်။
• လက်ခံသူဘက်တွင်၊ အသံဒေတာစစ်ဆေးသူသည် တိုးမြင့်လာသောစမ်းသပ်ဒေတာပုံစံကို လက်ခံရရှိပြီး ကုဒ်ဖြင့်မှန်ကန်မှုရှိမရှိ စစ်ဆေးပြီး နှိုင်းယှဉ်ပါသည်။

အောင်မြင်သော သရုပ်ဖော်မှုတစ်ခုသည် အောက်ပါမက်ဆေ့ချ်ဖြင့် အဆုံးသတ်သည်-
# SYMBOLS_PER_CLOCK = ၂
# VIC = ၄
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = ၄၈
# AUDIO_CHANNEL = ၈
# သရုပ်သကန်လွန်
ဇယား 26. HDMI Intel FPGA IP ဒီဇိုင်း Example ပံ့ပိုးထားသော Simulators

Simulator

 Verilog HDL

VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition ဟုတ်ကဲ့ ဟုတ်ကဲ့
VCS/VCS MX ဟုတ်ကဲ့ ဟုတ်ကဲ့
Riviera-PRO ဟုတ်ကဲ့ ဟုတ်ကဲ့
Xcelium Parallel ဟုတ်ကဲ့ မရှိ

၂.၁၄။ ဒီဇိုင်းကန့်သတ်ချက်များ
HDMI 2.1 ဒီဇိုင်းဟောင်းကို ချက်ခြင်းလုပ်ဆောင်သည့်အခါ ကန့်သတ်ချက်အချို့ကို ထည့်သွင်းစဉ်းစားရန် လိုအပ်သည်။ampလဲ့

  • ဖြတ်သန်းခြင်းမဟုတ်သောမုဒ်တွင် TMDS မုဒ်တွင် TX သည် လုပ်ဆောင်၍မရပါ။ TMDS မုဒ်တွင် စမ်းသပ်ရန် user_dipsw ကို passthrough မုဒ်သို့ ပြန်ပြောင်းပါ။
  • Nios II ပရိုဆက်ဆာသည် အခြားသော လုပ်ငန်းစဉ်များမှ အနှောင့်အယှက်မရှိဘဲ ပြီးဆုံးရန် TX လင့်ခ်လေ့ကျင့်မှုကို လုပ်ဆောင်ရမည်ဖြစ်သည်။

၂.၁၅။ အမှားရှာပြင်ခြင်းအင်္ဂါရပ်များ
ဒီဒီဇိုင်း example သည် သင့်အား ကူညီရန်အတွက် အချို့သော အမှားရှာပြင်ခြင်းအင်္ဂါရပ်များကို ပံ့ပိုးပေးပါသည်။
၂.၁၅.၁။ Software Debugging Message
သင့်အား အချိန်ပိုင်းအကူအညီပေးရန်အတွက် ဆော့ဖ်ဝဲတွင် အမှားရှာပြင်ခြင်းမက်ဆေ့ချ်ကို သင်ဖွင့်နိုင်သည်။
ဆော့ဖ်ဝဲရှိ အမှားရှာပြင်ခြင်းမက်ဆေ့ဂျ်ကို ဖွင့်ရန်၊ အောက်ပါအဆင့်များကို လိုက်နာပါ-

  1. DEBUG_MODE ကို global.h script တွင် 1 သို့ပြောင်းပါ။
  2. Nios II Command Shell တွင် script/build_sw.sh ကိုဖွင့်ပါ။
  3. ထုတ်လုပ်ထားသော ဆော့ဖ်ဝဲလ်/tx_control/tx_control.elf ကို ပြန်လည် အစီအစဉ်ဆွဲပါ။ file Nios II Command Shell တွင် command ကို run ခြင်းဖြင့်၊
    nios2-download -r -g software/tx_control/tx_control.elf
  4. Nios II Command Shell တွင် Nios II terminal command ကိုဖွင့်ပါ။
    nios2-terminal

အမှားရှာပြင်ခြင်း မက်ဆေ့ချ်ကို သင်ဖွင့်သောအခါ၊ အောက်ပါအချက်အလက်များကို ပရင့်ထုတ်သည်-

  • TX နှင့် RX နှစ်ခုလုံးရှိ TI redriver ဆက်တင်များကို ELF ပရိုဂရမ်ရေးဆွဲပြီးနောက် တစ်ကြိမ်ဖတ်ပြီး ပြသသည်။ file.
  • RX EDID ဖွဲ့စည်းမှုပုံစံနှင့် hotplug လုပ်ငန်းစဉ်အတွက် အခြေအနေမက်ဆေ့ချ်
  • TX နှင့် ချိတ်ဆက်ထားသည့် နစ်ခ်ရှိ EDID မှ ထုတ်နုတ်ထားသော FRL ပံ့ပိုးမှု အချက်အလက်ဖြင့် သို့မဟုတ် မရှိသော ဆုံးဖြတ်ချက်။ ဤအချက်အလက်ကို TX hotplug တစ်ခုစီအတွက် ပြသထားသည်။
  • TX လင့်ခ်လေ့ကျင့်နေစဉ်အတွင်း TX လင့်ခ်လေ့ကျင့်ရေးလုပ်ငန်းစဉ်အတွက် အခြေအနေသတင်းမက်ဆေ့ဂျ်။

၂.၁၅.၂။ Sink မှ TX သို့ SCDC သတင်းအချက်အလက်
SCDC အချက်အလက်ရယူရန် သင်သည် ဤအင်္ဂါရပ်ကို အသုံးပြုနိုင်သည်။

  1. Nios II Command Shell- nios2-terminal တွင် Nios II terminal command ကို run ပါ။
  2. Intel Arria 2 FPGA ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာအစုံရှိ user_pb[10] ကိုနှိပ်ပါ။

ဆော့ဖ်ဝဲသည် Nios II terminal ရှိ TX နှင့် ချိတ်ဆက်ထားသော sink ရှိ SCDC အချက်အလက်ကို ဖတ်ပြပြီး ပြသသည်။
၂.၁၅.၃။ နာရီကြိမ်နှုန်းတိုင်းတာခြင်း။
မတူညီသော နာရီများအတွက် ကြိမ်နှုန်းကို စစ်ဆေးရန် ဤအင်္ဂါရပ်ကို အသုံးပြုပါ။

  1. hdmi_rx_top နှင့် hdmi_tx_top တွင် files၊ မှတ်ချက်မပေးဘဲ “//`define DEBUG_EN 1”။
  2. mr_rate_detect instance တစ်ခုစီမှ refclock_measure signal ကို နာရီတစ်ခုစီ၏ နာရီကြိမ်နှုန်းကိုရရှိရန် (10 ms ကြာချိန်အတွင်း) Signal Tap Logic Analyzer သို့ ထည့်ပါ။
  3. Signal Tap Logic Analyzer ဖြင့် ဒီဇိုင်းကို စုစည်းပါ။
  4. SOF အစီအစဉ် file Signal Tap Logic Analyzer ကိုဖွင့်ပါ။

စားပွဲ ၂၇ နာရီ

မော်ဂျူး mr_rate_detect ဥပမာ

တိုင်းတာရမည့် နာရီ
hdmi_rx_top rx_pll_tmds RX CDR ရည်ညွှန်းနာရီ 0
rx_clk0_freq RX transceiver နာရီသည် ချန်နယ် 0 မှ ထွက်သည်။
rx_vid_clk_freq RX ဗီဒီယိုနာရီ
rx_frl_clk_freq RX FRL နာရီ
rx_hsync_freq လက်ခံရရှိသော ဗီဒီယိုဘောင်၏ တစ်ဆက်တည်းဖြစ်သော ကြိမ်နှုန်း
hdmi_tx_top tx_clk0_freq TX transceiver နာရီသည် ချန်နယ် 0 မှ ထွက်သည်။
vid_clk_freq TX ဗီဒီယိုနာရီ
frl_clk_freq TX FRL နာရီ
tx_hsync_freq ထုတ်လွှင့်မည့် ဗီဒီယိုဘောင်၏ Hsync ကြိမ်နှုန်း

၂.၁၆။ သင့်ဒီဇိုင်းကို အဆင့်မြှင့်တင်ခြင်း။
ဇယား 28. HDMI ဒီဇိုင်းထွample ယခင် Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲဗားရှင်းနှင့် လိုက်ဖက်မှုရှိခြင်း။

ဒီဇိုင်းထွample Variant Intel Quartus Prime Pro Edition 20.3 သို့ အဆင့်မြှင့်တင်နိုင်မှု
HDMI 2.1 ဒီဇိုင်းထွample (ပံ့ပိုးမှု FRL = 1) မရှိ

လိုက်ဖက်မှုမရှိသော ဒီဇိုင်းဟောင်းများအတွက်amples၊ သင်သည် အောက်ပါတို့ကို လုပ်ဆောင်ရန် လိုအပ်သည်-

  1. ဒီဇိုင်းဟောင်းကို ဖန်တီးပါ။ample လက်ရှိ Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲလ်ဗားရှင်းတွင် သင့်လက်ရှိဒီဇိုင်း၏ တူညီသောပုံစံများကို အသုံးပြုထားသည်။
  2. ဒီဇိုင်းတစ်ခုလုံးကို နှိုင်းယှဉ်ပါ။ampဒီဇိုင်း ex နှင့်အတူ le directoryampယခင် Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲဗားရှင်းကို အသုံးပြု၍ ထုတ်လုပ်ခဲ့သည်။ Port အပေါ်မှာ အပြောင်းအလဲတွေ တွေ့ရတယ်။

HDMI 2.0 ဒီဇိုင်းထွample (ပံ့ပိုးမှု FRL = 0)

HDMI Intel FPGA IP ဒီဇိုင်း example သည် RX ချန်နယ် သုံးခုနှင့် TX ချန်နယ် လေးခုပါ၀င်သည့် အပြိုင်လှည့်ကွက်တစ်ခုအား သရုပ်ပြသည်။
ဇယား 29. HDMI Intel FPGA IP ဒီဇိုင်း ExampIntel Arria 10 စက်များအတွက် le

ဒီဇိုင်းထွample ဒေတာနှုန်း ရုပ်သံလိုင်းစနစ် Loopback အမျိုးအစား
Arria 10 HDMI RX-TX ပြန်လည်ပေးပို့ခြင်း။ < 6,000 Mbps ရိုးရှင်းသော FIFO ကြားခံနှင့်အပြိုင်

အင်္ဂါရပ်များ

  • ဒီဇိုင်းသည် HDMI စုပ်ခွက်နှင့် အရင်းအမြစ်ကြားတွင် တိုက်ရိုက် HDMI ဗီဒီယိုစီးကြောင်းဖြတ်သန်းမှုကို လုပ်ဆောင်ရန် FIFO ကြားခံများကို လှုံ့ဆော်ပေးသည်။
  • ဒီဇိုင်းသည် အစောပိုင်း အမှားရှာပြင်ခြင်းအတွက် LED status ကို အသုံးပြုထားသည်။tage.
  • ဒီဇိုင်းသည် RX နှင့် TX တစ်ခုတည်းသောရွေးချယ်စရာများပါရှိသည်။
  • ဒီဇိုင်းသည် RX-TX link module တွင် Dynamic Range and Mastering (HDR) InfoFrame ၏ ထည့်သွင်းခြင်းနှင့် စစ်ထုတ်ခြင်းကို သရုပ်ပြသည်။
  • ဒီဇိုင်းသည် TX hot-plug ဖြစ်ရပ်မှ အစပျိုးသောအခါ ပြင်ပ HDMI စုပ်ခွက်မှ ပြင်ပ HDMI အရင်းအမြစ်သို့ EDID ဖြတ်သွားခြင်း၏ စီမံခန့်ခွဲမှုကို သရုပ်ပြသည်။
  • ဒီဇိုင်းသည် HDMI TX core အချက်ပြမှုများကို စီမံခန့်ခွဲရန် DIP ခလုတ်နှင့် ခလုတ်များမှတစ်ဆင့် လည်ပတ်ချိန်ကို ထိန်းချုပ်နိုင်သည်-
    — DVI သို့မဟုတ် HDMI ကုဒ်ဝှက်ထားသော ဗီဒီယိုဘောင်ကို ရွေးချယ်ရန် မုဒ်အချက်ပြမှု
    — info_avi[47]၊ info_vsi[61] နှင့် audio_info_ai[48] အချက်ပြမှုများသည် sidebands သို့မဟုတ် auxiliary data ports များမှတဆင့် auxiliary packet transmission ကိုရွေးချယ်ရန် အချက်ပြမှုများ

RX instance သည် ပြင်ပဗီဒီယို ဂျင်နရေတာမှ ဗီဒီယိုရင်းမြစ်ကို လက်ခံရရှိပြီး ဒေတာသည် TX instance သို့မပို့မီ loopback FIFO မှတဆင့် သွားပါသည်။
လုပ်ဆောင်ချက်ကို အတည်ပြုရန် သင်သည် ပြင်ပဗီဒီယိုခွဲခြမ်းစိတ်ဖြာသူ၊ မော်နီတာ သို့မဟုတ် HDMI ချိတ်ဆက်မှုရှိသော ရုပ်မြင်သံကြားကို TX core သို့ ချိတ်ဆက်ရန် လိုအပ်သည်။
၂.၁။ HDMI 3.1 RX-TX ပြန်လည်ပေးပို့ခြင်း ဒီဇိုင်း ပိတ်ဆို့ခြင်း ပုံကြမ်း
HDMI 2.0 RX-TX retransmit ဒီဇိုင်းဟောင်းampHDMI Intel FPGA IP အတွက် simplex channel mode တွင် parallel loopback ကို သရုပ်ပြသည်။
ပုံ 20. HDMI RX-TX ပြန်လည်ပို့လွှတ်ခြင်း ပိတ်ဆို့ခြင်း Diagram (Intel Quartus Prime Pro Edition)intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Block Diagram ၁ပုံ 21. HDMI RX-TX ပြန်လည်ပို့လွှတ်ခြင်း ပိတ်ဆို့ခြင်း Diagram (Intel Quartus Prime Standard Edition)intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Block Diagram ၁ဆက်စပ်အချက်အလက်
Arria 10 PLL ရည်ညွှန်းနာရီအတွက် PLL Cascading သို့မဟုတ် မဆက်ကပ်သောနာရီလမ်းကြောင်း၏တုန်လှုပ်ခြင်း သို့မဟုတ် သင့်ဒီဇိုင်းနာရီများသည် နောက်ထပ်ကြုံတွေ့ရပါက ဖြေရှင်းချက်အတွက် ဤဖြေရှင်းချက်ကို ကိုးကားပါ။
တုန်
၁.၂။ Hardware နှင့် Software လိုအပ်ချက်များ
Intel သည် ဒီဇိုင်းဟောင်းကို စမ်းသပ်ရန် အောက်ပါ ဟာ့ဒ်ဝဲနှင့် ဆော့ဖ်ဝဲလ်ကို အသုံးပြုသည်။ampလဲ့
ဟာ့ဒ်ဝဲ

  • Intel Arria 10 GX FPGA ဖွံ့ဖြိုးတိုးတက်မှု Kit
  • HDMI ရင်းမြစ် (ဂရပ်ဖစ် ပရိုဆက်ဆာယူနစ် (GPU))
  • HDMI Sink (မော်နီတာ)
  • Bitec HDMI FMC 2.0 သတို့သမီးကတ် (Revision 11)
  • HDMI ကြိုးများ

မှတ်ချက် -
သင်၏ Bitec HDMI သမီးကတ်၏ ပြန်လည်ပြင်ဆင်မှုကို သင်ရွေးချယ်နိုင်သည်။ ဒေသတွင်း ကန့်သတ်ဘောင်ကို BITEC_DAUGHTER_CARD_REV ထိပ်တန်းအဆင့်တွင် 4၊ 6 သို့မဟုတ် 11 သို့ သတ်မှတ်ပါ file (a10_hdmi2_demo.v)။ ပြန်လည်ပြင်ဆင်မှုကို သင်ပြောင်းလဲသောအခါတွင်၊ ဒီဇိုင်းသည် Bitec HDMI သမီးငယ်ကတ်လိုအပ်ချက်များနှင့်အညီ transceiver ချန်နယ်များကို လဲလှယ်နိုင်ပြီး polarity ကို ပြောင်းပြန်လှန်နိုင်သည်။ BITEC_DAUGHTER_CARD_REV ဘောင်ကို 0 အဖြစ် သတ်မှတ်ပါက၊ ဒီဇိုင်းသည် transceiver ချန်နယ်များနှင့် polarity ကို ပြောင်းလဲမှုတစ်စုံတစ်ရာ ပြုလုပ်မည်မဟုတ်ပါ။ HDMI 2.1 ဒီဇိုင်းအတွက် ဥပမာamples, ဒီဇိုင်းထွအောက်၊ampတက်ဘ်၊ HDMI Daughter Card Revision ကို Revision 9၊ Revision 4 သို့မဟုတ် သမီးကတ်မရှိဟု သတ်မှတ်ပါ။ မူရင်းတန်ဖိုးမှာ Revision 9 ဖြစ်သည်။
ဆော့ဝဲ

  • Intel Quartus Prime ဗားရှင်း 18.1 နှင့်အထက် (ဟာ့ဒ်ဝဲစမ်းသပ်ခြင်းအတွက်)
  • ModelSim – Intel FPGA Edition၊ ModelSim – Intel FPGA Starter Edition၊ , RivieraPRO, VCS (Verilog HDL သီးသန့်)/VCS MX, သို့မဟုတ် Xcelium Parallel simulator

၂.၁။ လမ်းညွှန်ဖွဲ့စည်းပုံ
လမ်းညွှန်များတွင် ထုတ်ပေးသည့်အရာများ ပါဝင်သည်။ files HDMI Intel FPGA IP ဒီဇိုင်း exampလဲ့
ပုံ 22. Design Ex အတွက် Directory Structureampleintel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Block Diagram ၁ဇယား 30. ဖန်တီးထားသော RTL Files

ဖိုင်တွဲများ Files
gxb • /gxb_rx.qsys (Intel Quartus Prime Standard Edition)
• /gxb_rx.ip (Intel Quartus Prime Pro Edition)
• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition)
• /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
• /gxb_tx.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx.ip (Intel Quartus Prime Pro Edition)
• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx •/hdmi_rx.qsys (Intel Quartus Prime Standard Edition)
•/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
/hdmi_rx_top.v
/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
/symbol_aligner.v
Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx • /hdmi_tx.qsys (Intel Quartus Prime Standard Edition)
•/hdmi_tx.ip (Intel Quartus Prime Pro Edition)
/hdmi_tx_top.v
/mr_ce.v (Intel Quartus Prime Standard Edition)
/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master

(Intel Quartus Prime Standard Edition)

 /i2c_master_bit_ctrl.v
/i2c_master_byte_ctrl.v
/i2c_master_defines.v
/i2c_master_top.v
/oc_i2c_master.v
/oc_i2c_master_hw.tcl
/timescale.v
i2c_slave /edid_ram.qsys (Intel Quartus Prime Standard Edition)
/Panasonic.hex (Intel Quartus Prime Standard Edition)
/i2c_avl_mst_intf_gen.v
/i2c_clk_cnt.v
/i2c_condt_det.v
/i2c_databuffer.v
/i2c_rxshifter.v
/i2c_slvfsm.v
/i2c_sksupp.v
/i2c_txout.v
/i2c_txshifter.v
/i2cslave_to_avlmm_bridge.v
pll • /pll_hdmi.qsys (Intel Quartus Prime Standard Edition)
• /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition)
• /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
quartus.ini
ဘုံ • /clock_control.qsys (Intel Quartus Prime Standard Edition)
• /clock_control.ip (Intel Quartus Prime Pro Edition)
• /fifo.qsys (Intel Quartus Prime Standard Edition)
• /fifo.ip (Intel Quartus Prime Pro Edition)
• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition)
•/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
/reset_controller.qsys (Intel Quartus Prime Standard Edition)
/clock_crosser.v
dcfifo_inst.v
debouncer.sv (Intel Quartus Prime Pro Edition)
hdr /altera_hdmi_aux_hdr.v
/altera_hdmi_aux_snk.v
/altera_hdmi_aux_src.v
/altera_hdmi_hdr_infoframe.v
/avalon_st_mutiplexer.qsys
reconfig_mgmt /mr_compare_pll.v
/mr_compare_rx.v
/mr_rate_detect.v
/mr_reconfig_master_pll.v
/mr_reconfig_master_rx.v
/mr_reconfig_mgmt.v
/mr_rom_pll_dprioaddr.v
/mr_rom_pll_valuemask_8bpc.v
/mr_rom_pll_valuemask_10bpc.v
/mr_rom_pll_valuemask_12bpc.v
/mr_rom_pll_valuemask_16bpc.v
/mr_rom_rx_dprioaddr_bitmask.v
/mr_rom_rx_valuemask.v
/mr_state_machine.v
sdc /a10_hdmi2.sdc
/mr_reconfig_mgmt.sdc
/jtag.sdc
/rxtx_link.sdc
/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

ဇယား 31. Generated Simulation Files
နောက်ထပ်အချက်အလက်များအတွက် Simulation Testbench အပိုင်းကို ကိုးကားပါ။

ဖိုင်တွဲများ Files
အယ်ဒက် /aldec.do
/rivierapro_setup.tcl
cadence /cds.lib
/hdl.var
<cds_libs ဖိုင်တွဲ>
လက်ဦးဆရာ /mentor.do
/msim_setup.tcl
synopsys /vcs/filelist.f
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
/vcsmx/synopsys_sim_setup
xcelium

(Intel Quartus Prime Pro Edition)

 /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
ဘုံ

(Intel Quartus Prime Pro Edition)

 /modelsim_files.tcl
/riviera_files.tcl
/vcs_files.tcl
/vcsmx_files.tcl
/xcelium_files.tcl
hdmi_rx • /hdmi_rx.qsys (Intel Quartus Prime Standard Edition)
• /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
/Panasonic.hex (Intel Quartus Prime Pro Edition)
/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx • /hdmi_tx.qsys (Intel Quartus Prime Standard Edition)
• /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Table 32.Generated Software Files

ဖိုင်တွဲများ Files
tx_control_src
မှတ်ချက် - tx_control ဖိုဒါတွင် ဤအရာများ၏ ထပ်တူများပါရှိသည်။ files.		 /intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
/i2c.c (Intel Quartus Prime Standard Edition)
/i2c.h (Intel Quartus Prime Standard Edition)
/main.c
/xcvr_gpll_rcfg.c
/xcvr_gpll_rcfg.h
/ti_i2c.c (Intel Quartus Prime Standard Edition)
/ti_i2c.h (Intel Quartus Prime Standard Edition)

၂.၃.၁။ ဒီဇိုင်းအစိတ်အပိုင်းများ
HDMI Intel FPGA IP ဒီဇိုင်း example ဤအစိတ်အပိုင်းများလိုအပ်သည်။
ဇယား 33. HDMI RX ထိပ်တန်း အစိတ်အပိုင်းများ

မော်ဂျူး

ဖော်ပြချက်
HDMI RX Core IP သည် Transceiver Native PHY မှ အမှတ်စဉ်ဒေတာကို လက်ခံရရှိပြီး ဒေတာချိန်ညှိမှု၊ ချန်နယ် deskew၊ TMDS ကုဒ်ကုဒ်၊ အရန်ဒေတာကုဒ်၊ ဗီဒီယို ဒေတာကုဒ်ကုဒ်၊ အသံဒေတာကို ကုဒ်ဖော်ခြင်းနှင့် ဆော့ကစားခြင်းတို့ကို လုပ်ဆောင်သည်။
I2 I2C သည် Sink Display Data Channel (DDC) နှင့် Status and Data Channel (SCDC) အတွက် အသုံးပြုသည့် interface ဖြစ်သည်။ HDMI ရင်းမြစ်သည် ပိုမိုကောင်းမွန်သော တိုးချဲ့ပြသမှု သက်သေခံဒေတာ (E-EDID) ဒေတာဖွဲ့စည်းပုံကို ဖတ်ခြင်းဖြင့် နစ်ခ်၏ စွမ်းဆောင်ရည်နှင့် လက္ခဏာများကို ဆုံးဖြတ်ရန် DDC ကို အသုံးပြုသည်။
• E-EDID အတွက် 8-bit I2C slave လိပ်စာများသည် 0xA0 နှင့် 0xA1 ဖြစ်သည်။ LSB သည် ဝင်ရောက်ခွင့် အမျိုးအစားကို ညွှန်ပြသည်- ဖတ်ရန် 1 နှင့် 0 for write ။ HPD ဖြစ်ရပ်တစ်ခုဖြစ်ပေါ်သောအခါ၊ I2C slave သည် on-chip RAM မှဖတ်ရှုခြင်းဖြင့် E-EDID ဒေတာကိုတုံ့ပြန်သည်။
• I2C slave-only controller သည် HDMI 2.0 လုပ်ဆောင်ချက်များအတွက် SCDC ကိုလည်း ပံ့ပိုးပေးပါသည်။ SCDC အတွက် 8-bit I2C slave လိပ်စာများမှာ 0xA8 နှင့် 0xA9 ဖြစ်သည်။ HPD ဖြစ်ရပ်တစ်ခုဖြစ်ပေါ်သောအခါ၊ I2C slave သည် HDMI RX core ၏ SCDC မျက်နှာပြင်သို့ အရောင်းအ၀ယ်ပြုလုပ်ခြင်း သို့မဟုတ် ဖတ်ခြင်းလုပ်ဆောင်သည်။
မှတ်ချက် - HDMI 2b ကို မရည်ရွယ်ပါက SCDC အတွက် ဤ I2.0C slave-only controller မလိုအပ်ပါ။ ဖွင့်ရင် I2C ပါဝင်သည်။ ကန့်သတ်ချက်၊ ဤဘလောက်ကို အူတိုင်အတွင်းတွင် ထည့်သွင်းမည်ဖြစ်ပြီး ဤအဆင့်တွင် မြင်နိုင်မည်မဟုတ်ပေ။
EDID RAM ဒီဇိုင်းသည် RAM 1-port IP core ကို အသုံးပြု၍ EDID အချက်အလက်ကို သိမ်းဆည်းသည်။ စံနှစ်ကြိုး (နာရီနှင့် ဒေတာ) အမှတ်စဉ် ဘတ်စ်ကား ပရိုတိုကော (I2C slave-only controller) သည် CEA-861-D Compliant E-EDID ဒေတာဖွဲ့စည်းပုံကို လွှဲပြောင်းပေးပါသည်။ ဤ EDID RAM သည် E- EDID အချက်အလက်များကို သိမ်းဆည်းထားသည်။
မှတ်ချက် - ဖွင့်ထားရင် EDID RAM ပါဝင်သည်။ ကန့်သတ်ချက်၊ ဤဘလောက်ကို အူတိုင်အတွင်းတွင် ထည့်သွင်းမည်ဖြစ်ပြီး ဤအဆင့်တွင် မြင်နိုင်မည်မဟုတ်ပေ။
IOPLL IOPLL သည် အဝင် TMDS နာရီအတွက် RX CDR ရည်ညွှန်းနာရီ၊ လင့်ခ်အမြန်နှုန်းနာရီနှင့် ဗီဒီယိုနာရီတို့ကို ထုတ်ပေးသည်။
• အထွက်နာရီ 0 (CDR ရည်ညွှန်းနာရီ)
• အထွက်နာရီ 1 (လင့်ခ်အမြန်နှုန်းနာရီ)
• အထွက်နာရီ 2 (ဗီဒီယိုနာရီ)
မှတ်ချက် - မူရင်း IOPLL ဖွဲ့စည်းမှုပုံစံသည် မည်သည့် HDMI ရုပ်ထွက်အတွက်မဆို အကျုံးမဝင်ပါ။ IOPLL အား ပါဝါဖွင့်သောအခါ သင့်လျော်သောဆက်တင်များသို့ ပြန်လည်ပြင်ဆင်ထားပါသည်။
Transceiver PHY ပြန်လည်သတ်မှတ်ခြင်း ထိန်းချုပ်ကိရိယာ Transceiver PHY ပြန်လည်သတ်မှတ်မှု ထိန်းချုပ်သူသည် RX transceivers များ၏ ယုံကြည်စိတ်ချရသော အစပျိုးမှုကို သေချာစေသည်။ ဤထိန်းချုပ်ကိရိယာ၏ ပြန်လည်သတ်မှတ်မှုထည့်သွင်းခြင်းကို RX ပြန်လည်ဖွဲ့စည်းမှုမှ အစပျိုးထားပြီး ၎င်းသည် ဘလောက်အတွင်း ပြန်လည်သတ်မှတ်ခြင်းဆိုင်ရာ စီစစ်မှုအလိုက် သက်ဆိုင်ရာ Analog နှင့် Digital reset signal ကို Transceiver Native PHY ဘလောက်သို့ ထုတ်ပေးပါသည်။
RX ဇာတိ PHY ပြင်ပဗီဒီယိုရင်းမြစ်တစ်ခုမှ အမှတ်စဉ်ဒေတာကို လက်ခံရရှိသည့် Hard transceiver ပိတ်ဆို့ခြင်း။ ၎င်းသည် HDMI RX core သို့ဒေတာကိုမဖြတ်သန်းမီ parallel data သို့ serial data ကို ဖယ်ထုတ်သည်။
RX ပြန်လည်ပြင်ဆင်မှု စီမံခန့်ခွဲမှု RX transceiver ကို 250 Mbps မှ 6,000 Mbps မှ XNUMX Mbps မှ မထင်သလို လင့်ခ်နှုန်းများဖြင့် လည်ပတ်စေရန် RX transceiver ကို မောင်းနှင်ရန် HDMI PLL ဖြင့် နှုန်းသိရှိနိုင်သော ဆားကစ်ပတ်လမ်းကို အကောင်အထည်ဖော်သည့် RX ပြန်လည်ပြင်ဆင်မှု စီမံခန့်ခွဲမှု။
အောက်ဖော်ပြပါ စာမျက်နှာ ၆၃ မှ ပုံ ၂၃ ကို ကိုးကားပါ။
IOPLL ပြန်လည်ဖွဲ့စည်းမှု IOPLL ပြန်လည်ဖွဲ့စည်းမှုပိတ်ဆို့ခြင်းသည် Intel FPGAs တွင် PLL များ၏ တက်ကြွသောအချိန်နှင့်တစ်ပြေးညီ ပြန်လည်ဖွဲ့စည်းမှုကို ကူညီပေးသည်။ ဤပိတ်ဆို့မှုသည် FPGA တစ်ခုလုံးကို ပြန်လည်ဖွဲ့စည်းခြင်းမပြုဘဲ အထွက်နာရီကြိမ်နှုန်းနှင့် PLL လှိုင်းနှုန်းကို အချိန်နှင့်တပြေးညီ အပ်ဒိတ်လုပ်သည်။ ဤပိတ်ဆို့ခြင်းသည် Intel Arria 100 စက်များတွင် 10 MHz ဖြင့် လုပ်ဆောင်သည်။
IOPLL ပြန်လည်ဖွဲ့စည်းမှုကန့်သတ်ချက်ကြောင့်၊ IOPLL ပြန်လည်ဖွဲ့စည်းမှု IP မျိုးဆက်အတွင်း Quartus INI permit_nf_pll_reconfig_out_of_lock=on ကို အသုံးပြုပါ။
Quartus INI ကိုအသုံးပြုရန် quartus.ini တွင် “permit_nf_pll_reconfig_out_of_lock=on” ကို ထည့်သွင်းပါ။ file ၌နေရာ file Intel Quartus Prime ပရောဂျက်လမ်းညွှန်။ INI ဖြင့် Quartus Prime ဆော့ဖ်ဝဲလ်တွင် IOPLL ပြန်လည်ဖွဲ့စည်းမှုပိတ်ဆို့ခြင်း (pll_hdmi_reconfig) ကို တည်းဖြတ်သည့်အခါ သတိပေးစာတစ်စောင်ကို တွေ့ရပါမည်။
မှတ်ချက် - ဤ Quartus INI မပါဘဲ၊ IOPLL သည် ပြန်လည်ဖွဲ့စည်းမှုအတွင်း လော့ခ်ကျသွားပါက IOPLL ပြန်လည်ဖွဲ့စည်းမှုကို ပြီးမြောက်နိုင်မည်မဟုတ်ပါ။
PIO Parallel Input/Output (PIO) ပိတ်ဆို့ခြင်းသည် ထိန်းချုပ်မှု၊ အခြေအနေနှင့် CPU ခွဲစနစ်သို့ သို့မဟုတ် မှ အင်တာဖေ့စ်များကို ပြန်လည်သတ်မှတ်ခြင်းအဖြစ် လုပ်ဆောင်သည်။

ပုံ 23. Multi-Rate Reconfiguration Sequence Flow
ပုံသည် input data stream နှင့် reference clock frequency ကိုလက်ခံရရှိသောအခါ သို့မဟုတ် transceiver ကို လော့ခ်ဖွင့်သည့်အခါ controller ၏ multi-rate reconfiguration sequence flow ကို သရုပ်ဖော်သည်။intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Block Diagram ၁ဇယား 34. HDMI TX ထိပ်တန်း အစိတ်အပိုင်းများ

မော်ဂျူး

ဖော်ပြချက်
HDMI TX Core IP core သည် ထိပ်တန်းအဆင့်မှ ဗီဒီယိုဒေတာကို လက်ခံရရှိပြီး TMDS ကုဒ်ပြောင်းခြင်း၊ အရန်ဒေတာကုဒ်လုပ်ခြင်း၊ အသံဒေတာကုဒ်လုပ်ခြင်း၊ ဗီဒီယိုဒေတာကုဒ်သွင်းခြင်းနှင့် မွှေနှောက်ခြင်းတို့ကို လုပ်ဆောင်သည်။
I2C မာစတာ I2C သည် Sink Display Data Channel (DDC) နှင့် Status and Data Channel (SCDC) အတွက် အသုံးပြုသည့် interface ဖြစ်သည်။ HDMI ရင်းမြစ်သည် ပိုမိုကောင်းမွန်သော တိုးချဲ့ပြသမှု သက်သေခံဒေတာ (E-EDID) ဒေတာဖွဲ့စည်းပုံကို ဖတ်ခြင်းဖြင့် နစ်ခ်၏ စွမ်းဆောင်ရည်နှင့် လက္ခဏာများကို ဆုံးဖြတ်ရန် DDC ကို အသုံးပြုသည်။
• DDC အနေဖြင့်၊ I2C Master သည် HDMI RX ထိပ်ရှိ EDID အချက်အလက် EDID RAM ကို configure လုပ်ရန် EDID ကို ပြင်ပ sink မှ ဖတ်သည်။
• SCDC အနေဖြင့် I2C မာစတာသည် SCDC ဒေတာတည်ဆောက်ပုံကို FPGA အရင်းအမြစ်မှ HDMI 2.0b လုပ်ဆောင်ချက်အတွက် ပြင်ပ sink သို့ လွှဲပြောင်းပေးသည်။ ဟောင်းအတွက်ampအထွက်ဒေတာစီးကြောင်းသည် 3,400 Mbps အထက်ဖြစ်ပါက၊ Nios II ပရိုဆက်ဆာသည် I2C မာစတာအား TMDS_BIT_CLOCK_RATIO နှင့် SCRAMBLER_ENABLE ဘစ်များကို SCDC ဖွဲ့စည်းမှုပုံစံသို့ မှတ်ပုံတင်ရန် 1 သို့ အပ်ဒိတ်လုပ်ရန် အမိန့်ပေးသည်။
IOPLL IOPLL သည် ဝင်လာသည့် TMDS နာရီမှ လင့်ခ်အမြန်နှုန်းနာရီနှင့် ဗီဒီယိုနာရီကို ထောက်ပံ့ပေးသည်။
• အထွက်နာရီ 1 (လင့်ခ်အမြန်နှုန်းနာရီ)
• အထွက်နာရီ 2 (ဗီဒီယိုနာရီ)
မှတ်ချက် - မူရင်း IOPLL ဖွဲ့စည်းမှုပုံစံသည် မည်သည့် HDMI ရုပ်ထွက်အတွက်မဆို အကျုံးမဝင်ပါ။ IOPLL အား ပါဝါဖွင့်သောအခါ သင့်လျော်သောဆက်တင်များသို့ ပြန်လည်ပြင်ဆင်ထားပါသည်။
Transceiver PHY ပြန်လည်သတ်မှတ်ခြင်း ထိန်းချုပ်ကိရိယာ Transceiver PHY ပြန်လည်သတ်မှတ်မှု ထိန်းချုပ်သူသည် TX transceivers များ၏ ယုံကြည်စိတ်ချရသော အစပျိုးမှုကို သေချာစေသည်။ ဤထိန်းချုပ်ကိရိယာ၏ ပြန်လည်သတ်မှတ်မှုထည့်သွင်းမှုကို ထိပ်တန်းအဆင့်မှ အစပျိုးထားပြီး ၎င်းသည် ဘလောက်အတွင်း ပြန်လည်သတ်မှတ်ခြင်းဆိုင်ရာ စီစစ်မှုအလိုက် ဆက်စပ် analog နှင့် ဒစ်ဂျစ်တယ်ပြန်လည်သတ်မှတ်ခြင်းအချက်ပြမှုကို Transceiver Native PHY ဘလောက်အား ထုတ်ပေးသည်။
ဤဘလောက်မှ tx_ready output signal သည် transceiver လည်ပတ်နေပြီး core မှဒေတာများကိုလက်ခံရန်အဆင်သင့်ဖြစ်နေကြောင်းပြသရန် HDMI Intel FPGA IP သို့ ပြန်လည်သတ်မှတ်အချက်ပြမှုအဖြစ်လည်း လုပ်ဆောင်ပါသည်။
Transceiver ဇာတိ PHY HDMI TX core မှ မျဉ်းပြိုင်ဒေတာကို လက်ခံရရှိပြီး ၎င်းကို ပို့လွှတ်ခြင်းမှ ဒေတာများကို နံပါတ်စဉ်တပ်ပေးသည့် Hard transceiver ပိတ်ဆို့ခြင်း။
TX Native PHY နှင့် transceiver arbiter အကြား ချိတ်ဆက်မှုကို သရုပ်ပြရန် TX Native PHY ဘလောက်တွင် ပြန်လည်ပြင်ဆင်မှု အင်တာဖေ့စ်ကို ဖွင့်ထားသည်။ TX Native PHY အတွက် ပြန်လည်ဖွဲ့စည်းမှု မလုပ်ပါ။
မှတ်ချက် - HDMI TX ချန်နယ်ကြား ကွဲလွဲမှု လိုအပ်ချက်ကို ဖြည့်ဆည်းရန်၊ Intel Arria 10 Transceiver Native PHY ကန့်သတ်ဘောင် တည်းဖြတ်မှုတွင် TX ချန်နယ်ချိတ်ဆက်ခြင်းမုဒ် ရွေးချယ်မှုကို သတ်မှတ်ပါ။ PMA နှင့် PCS ချိတ်ဆက်မှု. တွင်အကြံပြုထားသည့်အတိုင်း transceiver reset controller (tx_digitalreset) မှ ဒစ်ဂျစ်တယ်ပြန်လည်သတ်မှတ်ခြင်းအချက်ပြမှုတွင် အမြင့်ဆုံး skew (set_max_skew) ကန့်သတ်ချက်လိုအပ်ချက်ကို ပေါင်းထည့်ရန်လိုအပ်ပါသည်။ Intel Arria 10 Transceiver PHY အသုံးပြုသူလမ်းညွှန်။
TX PLL transmitter PLL block သည် Transceiver Native PHY block သို့ အမှတ်စဉ် အမြန်နာရီကို ပံ့ပိုးပေးပါသည်။ ဤ HDMI အတွက် Intel FPGA IP ဒီဇိုင်း example, fPLL ကို TX PLL အဖြစ် အသုံးပြုသည်။
IOPLL ပြန်လည်ဖွဲ့စည်းမှု IOPLL ပြန်လည်ဖွဲ့စည်းမှုပိတ်ဆို့ခြင်းသည် Intel FPGAs တွင် PLL များ၏ တက်ကြွသောအချိန်နှင့်တစ်ပြေးညီ ပြန်လည်ဖွဲ့စည်းမှုကို ကူညီပေးသည်။ ဤပိတ်ဆို့မှုသည် FPGA တစ်ခုလုံးကို ပြန်လည်ဖွဲ့စည်းခြင်းမပြုဘဲ အထွက်နာရီကြိမ်နှုန်းနှင့် PLL လှိုင်းနှုန်းကို အချိန်နှင့်တပြေးညီ အပ်ဒိတ်လုပ်သည်။ ဤပိတ်ဆို့ခြင်းသည် Intel Arria 100 စက်များတွင် 10 MHz ဖြင့် လုပ်ဆောင်သည်။
IOPLL ပြန်လည်ဖွဲ့စည်းမှုကန့်သတ်ချက်ကြောင့်၊ IOPLL ပြန်လည်ဖွဲ့စည်းမှု IP မျိုးဆက်အတွင်း Quartus INI permit_nf_pll_reconfig_out_of_lock=on ကို အသုံးပြုပါ။
Quartus INI ကိုအသုံးပြုရန် quartus.ini တွင် “permit_nf_pll_reconfig_out_of_lock=on” ကို ထည့်သွင်းပါ။ file ၌နေရာ file Intel Quartus Prime ပရောဂျက်လမ်းညွှန်။ Intel Quartus Prime ဆော့ဖ်ဝဲလ်တွင် IOPLL ပြန်လည်ဖွဲ့စည်းမှုပိတ်ဆို့ခြင်း (pll_hdmi_reconfig) ကို INI ဖြင့် တည်းဖြတ်သည့်အခါ သတိပေးစာတစ်စောင်ကို တွေ့ရပါမည်။
မှတ်ချက် - ဤ Quartus INI မပါဘဲ၊ IOPLL သည် ပြန်လည်ဖွဲ့စည်းမှုအတွင်း လော့ခ်ကျသွားပါက IOPLL ပြန်လည်ဖွဲ့စည်းမှုကို ပြီးမြောက်နိုင်မည်မဟုတ်ပါ။
PIO Parallel Input/Output (PIO) ပိတ်ဆို့ခြင်းသည် ထိန်းချုပ်မှု၊ အခြေအနေနှင့် CPU ခွဲစနစ်သို့ သို့မဟုတ် မှ အင်တာဖေ့စ်များကို ပြန်လည်သတ်မှတ်ခြင်းအဖြစ် လုပ်ဆောင်သည်။

ဇယား 35။ Transceiver ဒေတာနှုန်းနှင့် ကျော်လွန်မှုများampTMDS Clock Frequency Range တစ်ခုစီအတွက် ling Factor

TMDS နာရီကြိမ်နှုန်း (MHz) TMDS ဘစ်နာရီအချိုး ကျော်ampling Factor Transceiver ဒေတာနှုန်း (Mbps)
၁၀-၁၀၀ 1 မသက်ဆိုင်ပါ ၁၀-၁၀၀
၁၀-၁၀၀ 0 မသက်ဆိုင်ပါ ၁၀-၁၀၀
၁၀-၁၀၀ 0 5 ၁၀-၁၀၀
၁၀-၁၀၀ 0 3 ၁၀-၁၀၀
၁၀-၁၀၀ 0 4 ၁၀-၁၀၀
၁၀-၁၀၀ 0 5 ၁၀-၁၀၀

ဇယား 36။ ထိပ်တန်းအဆင့် ဘုံဘလောက်များ

မော်ဂျူး

ဖော်ပြချက်
Transceiver Arbiter တူညီသောရုပ်ပိုင်းဆိုင်ရာချန်နယ်အတွင်း RX သို့မဟုတ် TX transceivers များကို ပြန်လည်ဖွဲ့စည်းမှု လိုအပ်သည့်အခါတွင် transceivers များကို တစ်ပြိုင်နက် ပြန်လည်ချိန်ညှိခြင်းမှ ယေဘုယျလုပ်ဆောင်နိုင်သော ပိတ်ဆို့ခြင်းမှ ကာကွယ်ပေးသည်။ တစ်ပြိုင်နက်တည်း ပြန်လည်ချိန်ညှိခြင်းသည် တူညီသောချန်နယ်အတွင်းရှိ RX နှင့် TX transceivers များကို သီးခြား IP အကောင်အထည်ဖော်မှုများတွင် သတ်မှတ်ပေးထားသည့် အပလီကေးရှင်းများအပေါ် သက်ရောက်မှုရှိပါသည်။
ဤ transceiver arbiter သည် simplex TX နှင့် simplex RX ကို တူညီသော ရုပ်ပိုင်းဆိုင်ရာချန်နယ်သို့ ပေါင်းစည်းရန်အတွက် အကြံပြုထားသော ကြည်လင်ပြတ်သားမှု၏ တိုးချဲ့မှုတစ်ခုဖြစ်သည်။ ဤ transceiver arbiter သည် Avalon-MM RX နှင့် TX reconfiguration တောင်းဆိုချက်များကို ချန်နယ်အတွင်း simplex RX နှင့် TX transceivers များကို ပစ်မှတ်ထားကာ ပေါင်းစပ်ခြင်းနှင့် ခုံသမာဓိဖြင့် စီရင်ရာတွင်လည်း ကူညီပေးပါသည်။
ဤဒီဇိုင်းဟောင်းရှိ transceiver arbiter နှင့် TX/RX Native PHY/PHY Reset Controller blocks များကြား ချိတ်ဆက်မှုample သည် transceiver arbiter ကို အသုံးပြု၍ မည်သည့် IP ပေါင်းစပ်မှုအတွက်မဆို သက်ဆိုင်သည့် ယေဘူယျမုဒ်ကို သရုပ်ပြသည်။ ချန်နယ်တစ်ခုတွင် RX သို့မဟုတ် TX transceiver ကိုသာအသုံးပြုသည့်အခါ transceiver arbiter ကိုမလိုအပ်ပါ။
transceiver arbiter သည် ၎င်း၏ Avalon-MM ပြန်လည်ဖွဲ့စည်းမှု အင်တာဖေ့စ်များမှတစ်ဆင့် ပြန်လည်ဖွဲ့စည်းမှုတောင်းဆိုသူအား ခွဲခြားသတ်မှတ်ပြီး သက်ဆိုင်ရာ tx_reconfig_cal_busy သို့မဟုတ် rx_reconfig_cal_busy အား လျော်ညီစွာ ဂိတ်ပေါက်ထားကြောင်း သေချာစေသည်။ HDMI အပလီကေးရှင်းအတွက်၊ RX သာလျှင် ပြန်လည်ဖွဲ့စည်းမှုကို စတင်သည်။ Avalon-MM ပြန်လည်ဖွဲ့စည်းမှုတောင်းဆိုချက်ကို arbiter မှတစ်ဆင့် လမ်းကြောင်းပြောင်းခြင်းဖြင့်၊ arbiter သည် ပြန်လည်ဖွဲ့စည်းမှုတောင်းဆိုချက်သည် RX မှ ဆင်းသက်လာကြောင်း၊ ထို့နောက် အခိုင်အမာပြောဆိုခြင်းမှ tx_reconfig_cal_busy ကို ဂိတ်ပေါက်စေပြီး rx_reconfig_cal_busy အား အခိုင်အမာပြောဆိုခွင့်ပြုသည်။ ဂိတ်ပေါက်သည် TX transceiver အား ချိန်ညှိမုဒ်သို့ မရည်ရွယ်ဘဲ ရွှေ့ခြင်းကို တားဆီးသည်။
မှတ်ချက် - HDMI သည် RX ပြန်လည်ပြင်ဆင်မှုသာ လိုအပ်သောကြောင့် tx_reconfig_mgmt_* အချက်ပြမှုများကို ချိတ်ဆက်ထားသည်။ ထို့အပြင်၊ Avalon-MM အင်တာဖေ့စ်သည် arbiter နှင့် TX Native PHY ဘလောက်ကြားတွင် မလိုအပ်ပါ။ ဘလောက်များကို ဒီဇိုင်းဟောင်းရှိ အင်တာဖေ့စ်တွင် သတ်မှတ်ထားသည်။ampTX/RX Native PHY/PHY Reset Controller သို့ ယေဘုယျ transceiver arbiter ချိတ်ဆက်မှုကို သရုပ်ပြရန်။
RX-TX လင့်ခ် • RX နှင့် TX ဗီဒီယိုနာရီဒိုမိန်းများတစ်လျှောက် DCFIFO မှတဆင့် HDMI RX core အဝိုင်းမှ ဗီဒီယိုဒေတာအထွက်နှင့် ထပ်တူပြုခြင်းအချက်ပြမှုများ။
• အထွေထွေထိန်းချုပ်မှုပက်ကတ် (GCP)၊ InfoFrames (AVI၊ VSI နှင့် AI)၊ အရန်ဒေတာနှင့် RX နှင့် TX လင့်ခ်မြန်နှုန်းနာရီဒိုမိန်းများတစ်လျှောက် DCFIFO များမှတစ်ဆင့် အသံဒေတာလှည့်ပတ်မှု။
• HDMI TX core ၏အရန်ဒေတာပို့တ်သည် backpressure မှတဆင့် DCFIFO မှတဆင့်စီးဆင်းသည့်အရန်ဒေတာကိုထိန်းချုပ်သည်။ backpressure သည် auxiliary data port တွင် မပြည့်စုံသော auxiliary packet မရှိကြောင်း သေချာစေသည်။
• ဤပိတ်ဆို့ခြင်းသည် ပြင်ပစစ်ထုတ်ခြင်းကိုလည်း လုပ်ဆောင်သည်-
— HDMI TX core auxiliary data port သို့မပို့မီ အရန်ဒေတာစီးကြောင်းမှ အသံဒေတာနှင့် အသံနာရီပြန်လည်ထုတ်လုပ်ခြင်းပက်ကတ်ကို စစ်ထုတ်ပါ။
မှတ်ချက် - ဤစစ်ထုတ်ခြင်းကို ပိတ်ရန် user_pb[2] ကိုနှိပ်ပါ။ ပြန်လည်ထုတ်လွှင့်သော အရန်ဒေတာစီးကြောင်းတွင် အသံဒေတာနှင့် အသံနာရီပြန်လည်ထုတ်လုပ်ခြင်းပက်ကေ့ချ်တွင် ထပ်တူထပ်မျှမရှိစေရန် ဤစစ်ထုတ်ခြင်းကို ဖွင့်ပါ။
— HDMI RX အရန်ဒေတာမှ High Dynamic Range (HDR) InfoFrame ကို စစ်ထုတ်ပြီး ex ကို ထည့်သွင်းပါample HDR InfoFrame သည် Avalon ST multiplexer မှတဆင့် HDMI TX ၏ အရန်ဒေတာဆီသို့။
CPU Sub-System CPU စနစ်ခွဲသည် SCDC နှင့် DDC ထိန်းချုပ်ကိရိယာများ နှင့် ရင်းမြစ် ပြန်လည်ဖွဲ့စည်းမှု ထိန်းချုပ်သူအဖြစ် လုပ်ဆောင်သည်။
• အရင်းအမြစ် SCDC ထိန်းချုပ်ကိရိယာတွင် I2C မာစတာ ထိန်းချုပ်ကိရိယာ ပါရှိသည်။ I2C မာစတာထိန်းချုပ်သူသည် SCDC ဒေတာဖွဲ့စည်းပုံအား FPGA အရင်းအမြစ်မှ HDMI 2.0b လုပ်ဆောင်ချက်အတွက် ပြင်ပ sink သို့ လွှဲပြောင်းပေးသည်။ ဟောင်းအတွက်ampအထွက်ဒေတာစီးကြောင်းသည် 6,000 Mbps ဖြစ်ပါက၊ Nios II ပရိုဆက်ဆာသည် I2C မာစတာထိန်းချုပ်ကိရိယာအား TMDS_BIT_CLOCK_RATIO နှင့် SCRAMBLER_ENABLE ဘစ်များကို 1 သို့ စာရင်းသွင်းရန် TMDS_BIT_CLOCK_ENABLE ဘစ်များကို အပ်ဒိတ်လုပ်မည်ဖြစ်သည်။
• တူညီသော I2C မာစတာသည် DDC ဒေတာတည်ဆောက်ပုံ (E-EDID) ကို HDMI ရင်းမြစ်နှင့် ပြင်ပစုပ်ခွက်ကြားတွင် လွှဲပြောင်းပေးပါသည်။
• Nios II CPU သည် HDMI အရင်းအမြစ်အတွက် ပြန်လည်ဖွဲ့စည်းမှု ထိန်းချုပ်ကိရိယာအဖြစ် လုပ်ဆောင်သည်။ CPU သည် TX သည် ပြန်လည်ဖွဲ့စည်းမှု လိုအပ်ခြင်း ရှိ၊ မရှိ ဆုံးဖြတ်ရန် RX ပြန်လည်ပြင်ဆင်မှု စီမံခန့်ခွဲမှု မော်ဂျူးမှ အချိန်အလိုက် နှုန်းသိရှိနိုင်မှုအပေါ် မူတည်သည်။ Avalon-MM slave ဘာသာပြန်သူသည် Nios II ပရိုဆက်ဆာ Avalon-MM မာစတာအင်တာဖေ့စ်နှင့် Avalon-MM slave အင်တာဖေ့စ်များကို ပြင်ပမှ ချက်ချင်းထုတ်ထားသော HDMI ရင်းမြစ်၏ IOPLL နှင့် TX Native PHY အကြား မျက်နှာပြင်ကို ပံ့ပိုးပေးပါသည်။
• TX အတွက် ပြန်လည်ဖွဲ့စည်းမှု စီစဥ်စီးဆင်းမှုသည် PLL နှင့် transceiver ပြန်လည်ဖွဲ့စည်းခြင်းနှင့် ပြန်လည်သတ်မှတ်ခြင်း အစီအစဉ်သည် ဆက်တိုက်လုပ်ဆောင်သည်မှလွဲ၍ TX သည် RX နှင့် တူညီပါသည်။ စာမျက်နှာ ၆၇ မှ ပုံ ၂၄ ကို ကိုးကားပါ။

ပုံ 24. Reconfiguration Sequence Flow
ပုံသည် I2C မာစတာနှင့် HDMI အရင်းအမြစ်အတွက် ထိန်းချုပ်မှုများပါ၀င်သည့် Nios II ဆော့ဖ်ဝဲစီးဆင်းမှုကို သရုပ်ဖော်သည်။intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Block Diagram ၁၂.၆။ Dynamic Range and Mastering (HDR) InfoFrame ထည့်သွင်းခြင်းနှင့် စစ်ထုတ်ခြင်း။
HDMI Intel FPGA IP ဒီဇိုင်း example RX-TX loopback စနစ်တွင် HDR InfoFrame ထည့်သွင်းမှု သရုပ်ပြခြင်း ပါဝင်သည်။
HDMI Specification ဗားရှင်း 2.0b သည် Dynamic Range နှင့် Mastering InfoFrame ကို HDMI auxiliary stream မှတဆင့် ထုတ်လွှင့်နိုင်စေပါသည်။ သရုပ်ပြမှုတွင်၊ Auxiliary Data Insertion block သည် HDR ထည့်သွင်းမှုကို ပံ့ပိုးပေးသည်။ မော်ဂျူး၏ အချက်ပြစာရင်းဇယားတွင် သတ်မှတ်ထားသည့်အတိုင်း ရည်ရွယ်ထားသည့် HDR InfoFrame ပက်ကတ်ကို ဖော်မတ်လုပ်ရန်သာ လိုအပ်ပြီး ဗီဒီယိုဘောင်တိုင်းတွင် HDR InfoFrame ထည့်သွင်းခြင်းကို အချိန်ဇယားဆွဲရန် ထောက်ပံ့ပေးထားသော AUX Insertion Control module ကို အသုံးပြုပါ။
ဒီ exampအဝင်အရန်အရန် stream တွင် HDR InfoFrame ပါ၀င်ပြီးဖြစ်သည့် အခြေအနေမျိုးတွင်၊ ထုတ်လွှင့်ထားသော HDR အကြောင်းအရာကို စစ်ထုတ်ထားသည်။ စစ်ထုတ်ခြင်းသည် ကွဲလွဲနေသော HDR InfoFrames များကို ထုတ်လွှင့်ခြင်းကို ရှောင်ရှားပြီး HDR S တွင် သတ်မှတ်ထားသည့် တန်ဖိုးများကိုသာ သေချာစေသည်ample Data module ကိုအသုံးပြုသည်။
ပုံ 25။ Dynamic Range နှင့် InfoFrame ထည့်သွင်းမှုတို့ကို ကျွမ်းကျင်စွာ လုပ်ဆောင်နိုင်သော RX-TX လင့်ခ်
ပုံတွင် Dynamic Range နှင့် Mastering InfoFrame ထည့်သွင်းခြင်း အပါအဝင် RX-TX လင့်ခ်၏ ဘလောက်ဇယားကို HDMI TX core auxiliary stream သို့ ပြသထားသည်။
intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Block Diagram ၁Table 37. Auxiliary Data Insertion Block (altera_hdmi_aux_hdr) အချက်ပြမှုများ

အချက်ပြ ဦးတည်ချက် အကျယ်

ဖော်ပြချက်
နာရီနှင့် Reset
clk ထည့်သွင်းခြင်း။ 1 နာရီထည့်သွင်းခြင်း။ ဤနာရီသည် လင့်ခ်အမြန်နှုန်းနာရီနှင့် ချိတ်ဆက်သင့်သည်။
ပြန်လည်သတ်မှတ်ပါ။ ထည့်သွင်းခြင်း။ 1 ထည့်သွင်းမှုကို ပြန်လည်သတ်မှတ်ပါ။
Auxiliary Packet Generator နှင့် Multiplexer အချက်ပြမှုများ
multiplexer_out_data အထွက် 72 multiplexer မှ Avalon streaming output
multiplexer_out_valid အထွက် 1
multiplexer_out_ready အထွက် 1
multiplexer_out_startofpacket အထွက် 1
multiplexer_out_endofpacket အထွက် 1
multiplexer_out_channel အထွက် 11
multiplexer_in_data ထည့်သွင်းခြင်း။ 72 multiplexer ၏ In1 ဆိပ်ကမ်းသို့ Avalon တိုက်ရိုက်ထုတ်လွှင့်မှု ထည့်သွင်းခြင်း။
HDMI TX ဗီဒီယို Vsync ဤအချက်ပြမှုကို လင့်ခ်အမြန်နှုန်းနာရီဒိုမိန်းသို့ ထပ်တူပြုသင့်သည်။
core သည် HDR InfoFrame ကို ဤအချက်ပြမှု၏မြင့်တက်လာသောအစွန်းတွင် အရန်စီးကြောင်းသို့ ထည့်သွင်းသည်။
multiplexer_in_valid ထည့်သွင်းခြင်း။ 1
multiplexer_in_ready ထည့်သွင်းခြင်း။ 1
multiplexer_in_startofpacket ထည့်သွင်းခြင်း။ 1
multiplexer_in_endofpacket
hdmi_tx_vsync		 ထည့်သွင်းခြင်း။
ထည့်သွင်းခြင်း။		 1
1

ဇယား 38. HDR Data Module (altera_hdmi_hdr_infoframe) အချက်ပြမှုများ

အချက်ပြ ဦးတည်ချက် အကျယ်

ဖော်ပြချက်
hb0 အထွက် 8 Header byte 0 ၏ Dynamic Range နှင့် Mastering InfoFrame: InfoFrame အမျိုးအစားကုဒ်။
hb1 အထွက် 8 Dynamic Range နှင့် Mastering InfoFrame ၏ ခေါင်းစီး byte 1- InfoFrame ဗားရှင်းနံပါတ်။
hb2 အထွက် 8 Dynamic Range နှင့် Mastering InfoFrame ၏ ခေါင်းစီး byte 2- InfoFrame အရှည်။
pb ထည့်သွင်းခြင်း။ 224 Dynamic Range နှင့် Mastering InfoFrame ၏ ဒေတာဘိုက်။

ဇယား 39။ Dynamic Range နှင့် InfoFrame Data Byte Bundle Bit-Fields

ဘစ်-အကွက်

 အဓိပ္ပါယ်

Static Metadata အမျိုးအစား ၁
၁၁:၄၂ ဒေတာ Byte 1- {5'h0၊ EOTF[2:0]}
၁၁:၄၂ ဒေတာ Byte 2- {5'h0၊ Static_Metadata_Descriptor_ID[2:0]}
၁၁:၄၂ ဒေတာ Byte 3- Static_Metadata_Descriptor display_primaries_x[0]၊ LSB
၁၁:၄၂ ဒေတာ Byte 4- Static_Metadata_Descriptor display_primaries_x[0]၊ MSB
၁၁:၄၂ ဒေတာ Byte 5- Static_Metadata_Descriptor display_primaries_y[0]၊ LSB
၁၁:၄၂ ဒေတာ Byte 6- Static_Metadata_Descriptor display_primaries_y[0]၊ MSB
၁၁:၄၂ ဒေတာ Byte 7- Static_Metadata_Descriptor display_primaries_x[1]၊ LSB
၁၁:၄၂ ဒေတာ Byte 8- Static_Metadata_Descriptor display_primaries_x[1]၊ MSB
၁၁:၄၂ ဒေတာ Byte 9- Static_Metadata_Descriptor display_primaries_y[1]၊ LSB
၁၁:၄၂ ဒေတာ Byte 10- Static_Metadata_Descriptor display_primaries_y[1]၊ MSB
၁၁:၄၂ ဒေတာ Byte 11- Static_Metadata_Descriptor display_primaries_x[2]၊ LSB
၁၁:၄၂ ဒေတာ Byte 12- Static_Metadata_Descriptor display_primaries_x[2]၊ MSB
၁၁:၄၂ ဒေတာ Byte 13- Static_Metadata_Descriptor display_primaries_y[2]၊ LSB
၁၁:၄၂ ဒေတာ Byte 14- Static_Metadata_Descriptor display_primaries_y[2]၊ MSB
၁၁:၄၂ ဒေတာ Byte 15- Static_Metadata_Descriptor white_point_x၊ LSB
၁၁:၄၂ ဒေတာ Byte 16- Static_Metadata_Descriptor white_point_x၊ MSB
၁၁:၄၂ ဒေတာ Byte 17- Static_Metadata_Descriptor white_point_y၊ LSB
၁၁:၄၂ ဒေတာ Byte 18- Static_Metadata_Descriptor white_point_y၊ MSB
၁၁:၄၂ ဒေတာ Byte 19- Static_Metadata_Descriptor max_display_mastering_luminance၊ LSB
၁၁:၄၂ ဒေတာ Byte 20- Static_Metadata_Descriptor max_display_mastering_luminance၊ MSB
၁၁:၄၂ ဒေတာ Byte 21- Static_Metadata_Descriptor min_display_mastering_luminance၊ LSB
၁၁:၄၂ ဒေတာ Byte 22- Static_Metadata_Descriptor min_display_mastering_luminance၊ MSB
၁၁:၄၂ ဒေတာ Byte 23- Static_Metadata_Descriptor အများဆုံး အကြောင်းအရာအလင်းအဆင့်၊ LSB
၁၁:၄၂ ဒေတာ Byte 24- Static_Metadata_Descriptor အများဆုံး အကြောင်းအရာအလင်းအဆင့်၊ MSB
၁၁:၄၂ ဒေတာ Byte 25- Static_Metadata_Descriptor အများဆုံးဘောင်-ပျမ်းမျှအလင်းအဆင့်၊ LSB
၁၁:၄၂ ဒေတာ Byte 26- Static_Metadata_Descriptor အများဆုံးဘောင်-ပျမ်းမျှအလင်းအဆင့်၊ MSB
၁၁:၄၂ လက်ဝယ်ရှိတယ်။
၁၁:၄၂ လက်ဝယ်ရှိတယ်။

HDR ထည့်သွင်းခြင်းနှင့် စစ်ထုတ်ခြင်းကို ပိတ်ခြင်း။
HDR ထည့်သွင်းခြင်းနှင့် စစ်ထုတ်ခြင်းအား ပိတ်ထားခြင်းဖြင့် RX-TX Retransmit ဒီဇိုင်းဟောင်းတွင် ပြုပြင်မွမ်းမံခြင်းမရှိဘဲ ရင်းမြစ်အရန်အရန်စီးကြောင်းတွင် ရရှိထားပြီးဖြစ်သော HDR အကြောင်းအရာကို ပြန်လည်ထုတ်လွှင့်မှုကို အတည်ပြုနိုင်စေပါသည်။ampလဲ့
HDR InfoFrame ထည့်သွင်းခြင်းနှင့် စစ်ထုတ်ခြင်းကို ပိတ်ရန်-

  1. rxtx_link.v တွင် block_ext_hdr_infoframe ကို 1'b0 သို့ သတ်မှတ်ပါ file Auxiliary stream မှ HDR InfoFrame ကို စစ်ထုတ်ခြင်းမှ ကာကွယ်ရန်။
  2. altera_hdmi_aux_hdr.v တွင် avalon_st_multiplexer instance ၏ multiplexer_in0_valid ကို သတ်မှတ်ပါ file Auxiliary Packet Generator ကို TX Auxiliary stream ထဲသို့ အပို HDR InfoFrame နှင့် ထည့်သွင်းခြင်းမှ တားဆီးရန် 1'b0 အထိ။

၂.၂။ နာရီအစီအစဉ်
clocking scheme သည် HDMI Intel FPGA IP ဒီဇိုင်း ex ရှိ နာရီဒိုမိန်းများကို သရုပ်ဖော်သည်။ampလဲ့
ပုံ 26. HDMI Intel FPGA IP ဒီဇိုင်း Example Clocking Scheme (Intel Quartus Prime Pro Edition)intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Block Diagram ၁ပုံ 27. HDMI Intel FPGA IP ဒီဇိုင်း Example Clocking Scheme (Intel Quartus Prime Standard Edition)intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Block Diagram ၁ဇယား 40. နာရီအစီအစဉ် အချက်ပြမှုများ

နာရီ ဒီဇိုင်းတွင် Signal Name

ဖော်ပြချက်
TX IOPLL/ TX PLL ရည်ညွှန်းနာရီ ၁ hdmi_clk_in TX IOPLL နှင့် TX PLL အတွက် ရည်ညွှန်းနာရီ။ နာရီကြိမ်နှုန်းသည် HDMI TX TMDS နာရီချန်နယ်မှ မျှော်လင့်ထားသည့် TMDS နာရီကြိမ်နှုန်းနှင့် တူညီသည်။
ဤ HDMI အတွက် Intel FPGA IP ဒီဇိုင်း exampဤနာရီသည် သရုပ်ပြရည်ရွယ်ချက်အတွက် RX TMDS နာရီနှင့် ချိတ်ဆက်ထားသည်။ သင့်အပလီကေးရှင်းတွင်၊ တုန်လှုပ်ခြင်းစွမ်းဆောင်ရည်ပိုကောင်းစေရန်အတွက် programmable oscillator မှ TMDS နာရီကြိမ်နှုန်းဖြင့် သီးခြားနာရီတစ်လုံးကို ပေးဆောင်ရန် လိုအပ်ပါသည်။
မှတ်ချက် - TX PLL ရည်ညွှန်းနာရီအဖြစ် transceiver RX pin ကို အသုံးမပြုပါနှင့်။ HDMI TX refclk ကို RX pin တွင် ထားပါက သင့်ဒီဇိုင်းနှင့် အံကိုက်ဖြစ်မည်မဟုတ်ပေ။
TX Transceiver နာရီထွက် tx_clk အသံဖမ်းစက်မှ ပြန်လည်ရယူထားသော နာရီဖြစ်ပြီး နာရီအလိုက် ဒေတာနှုန်းနှင့် သင်္ကေတများပေါ်မူတည်၍ ကြိမ်နှုန်းကွဲပြားသည်။
TX transceiver နာရီထွက် ကြိမ်နှုန်း = Transceiver ဒေတာနှုန်း/ (နာရီအလိုက် သင်္ကေတ*10)
TX PLL အမှတ်စဉ်နာရီ tx_bonding_နာရီများ TX PLL မှထုတ်ပေးသော အမြန်နာရီအမှတ်စဉ်။ ဒေတာနှုန်းကို အခြေခံ၍ နာရီကြိမ်နှုန်းကို သတ်မှတ်သည်။
TX/RX လင့်ခ်အမြန်နှုန်းနာရီ ls_clk လင့်ခ်အမြန်နှုန်းနာရီ။ လင့်ခ်အမြန်နှုန်း နာရီကြိမ်နှုန်းသည် မျှော်လင့်ထားသည့် TMDS နာရီကြိမ်နှုန်း၊ ကျော်လွန်မှုများအပေါ် မူတည်သည်။ampling factor၊ နာရီအလိုက် သင်္ကေတများနှင့် TMDS ဘစ်နာရီအချိုး။
TMDS ဘစ်နာရီအချိုး Link Speed ​​Clock Frequency
0 TMDS နာရီကြိမ်နှုန်း/ နာရီတစ်ခုအတွက် သင်္ကေတ
1 TMDS နာရီကြိမ်နှုန်း *4 / နာရီတစ်ခုလျှင် သင်္ကေတ
TX/RX ဗီဒီယိုနာရီ vid_clk ဗီဒီယိုဒေတာနာရီ။ ဗီဒီယိုဒေတာနာရီကြိမ်နှုန်းသည် အရောင်အတိမ်အနက်ကိုအခြေခံ၍ TX လင့်ခ်အမြန်နှုန်းနာရီမှ ဆင်းသက်လာသည်။
TMDS ဘစ်နာရီအချိုး ဗီဒီယို ဒေတာ နာရီ ကြိမ်နှုန်း
0 TMDS နာရီ/ နာရီအလိုက် သင်္ကေတ/ အရောင်အတိမ်အနက်အချက်
1 TMDS နာရီ *4 / နာရီတစ်ခုလျှင် သင်္ကေတ/ အရောင်အတိမ်အနက်အချက်
အရောင်အလိုက် bits အရောင်အတိမ်အနက်အချက်
8 1
10 1.25
12 1.5
16 2.0
RX TMDS နာရီ tmds_clk_in HDMI RX မှ TMDS နာရီချန်နယ်သည် IOPLL သို့ ရည်ညွှန်းနာရီသို့ ချိတ်ဆက်သည်။
RX CDR ရည်ညွှန်းနာရီ 0 /TX PLL ရည်ညွှန်းနာရီ 0 fr_clk RX CDR နှင့် TX PLL သို့ အခမဲ့လည်ပတ်နေသော ရည်ညွှန်းနာရီ။ ပါဝါချိန်ညှိခြင်းအတွက် ဤနာရီလိုအပ်သည်။
RX CDR ရည်ညွှန်းနာရီ 1 iopl_outclk0 RX transceiver ၏ RX CDR သို့ ကိုးကားသောနာရီ။
ဒေတာနှုန်း RX ရည်ညွှန်းနာရီ ကြိမ်နှုန်း
ဒေတာနှုန်း <1 Gbps 5× TMDS နာရီကြိမ်နှုန်း
1 Gbps< ဒေတာနှုန်း

<3.4 Gbps

 TMDS နာရီကြိမ်နှုန်း
ဒေတာနှုန်း > 3.4 Gbps 4× TMDS နာရီကြိမ်နှုန်း
• ဒေတာနှုန်း <1 Gbps- သက်တမ်းလွန်များအတွက်ampTransceiver သည် အနည်းဆုံး ဒေတာနှုန်းထား လိုအပ်ချက်နှင့် ကိုက်ညီရန် လိုအပ်ပါသည်။
• ဒေတာနှုန်း >3.4 Gbps- 1/40 တွင် transceiver ဒေတာနှုန်းနှင့် နာရီအချိုးကို ထိန်းသိမ်းထားရန် TMDS ဘစ်နှုန်းနှင့် နာရီအချိုးအတွက် လျော်ကြေးပေးရန်။
မှတ်ချက် - CDR ရည်ညွှန်းနာရီအဖြစ် transceiver RX pin ကို အသုံးမပြုပါနှင့်။ HDMI RX refclk ကို RX pin တွင် ထားပါက သင့်ဒီဇိုင်းနှင့် ကိုက်ညီမှု မရှိပါ။
RX Transceiver နာရီထွက် rx_clk အသံဖမ်းစက်မှ ပြန်လည်ရယူထားသော နာရီဖြစ်ပြီး နာရီအလိုက် ဒေတာနှုန်းနှင့် သင်္ကေတများပေါ်မူတည်၍ ကြိမ်နှုန်းကွဲပြားသည်။

RX transceiver clock out frequency = Transceiver data rate/ (နာရီအလိုက် သင်္ကေတ*10)
စီမံခန့်ခွဲမှုနာရီ mgmt_clk ဤအစိတ်အပိုင်းများအတွက် အခမဲ့လည်ပတ်နေသော 100 MHz နာရီ-
• ပြန်လည်ဖွဲ့စည်းမှုအတွက် Avalon-MM အင်တာဖေ့စ်များ
- ကြိမ်နှုန်းအကွာအဝေး လိုအပ်ချက်မှာ 100 မှ 125 MHz ကြားဖြစ်သည်။
•၊ transceiver ပြန်လည်သတ်မှတ်ခြင်းအစီအစဉ်အတွက် PHY ပြန်လည်သတ်မှတ်မှု ထိန်းချုပ်ကိရိယာ
- ကြိမ်နှုန်းအကွာအဝေးလိုအပ်ချက်သည် 1-500 MHz အကြားဖြစ်သည်။
• IOPLL ပြန်လည်ဖွဲ့စည်းမှု
- အများဆုံးနာရီကြိမ်နှုန်းမှာ 100 MHz ဖြစ်သည်။
• စီမံခန့်ခွဲမှုအတွက် RX ပြင်ဆင်မှု
• စီပီယူ
• I2C မာစတာ
I2C နာရီ i2c_clk I100C slave ကို clock ပြုလုပ်သည့် 2 MHz နာရီထည့်သွင်းမှုတစ်ခု၊ SCDC သည် HDMI RX core နှင့် EDID RAM တွင် စာရင်းသွင်းသည်။

ဆက်စပ်အချက်အလက်

  • Transceiver RX Pin ကို CDR ရည်ညွှန်းနာရီအဖြစ် အသုံးပြုခြင်း။
  • Transceiver RX Pin ကို TX PLL ရည်ညွှန်းနာရီအဖြစ် အသုံးပြုခြင်း။

၂.၃။ အင်တာဖေ့စ်အချက်ပြမှုများ
ဇယားများသည် HDMI Intel FPGA IP ဒီဇိုင်းဟောင်းအတွက် အချက်ပြမှုများကို စာရင်းပြုစုထားသည်။ampလဲ့
ဇယား ၃။ ထိပ်တန်းအဆင့် အချက်ပြမှုများ

အချက်ပြ ဦးတည်ချက် အကျယ်

ဖော်ပြချက်
On-board Oscillator Signal
clk_fpga_b3_p ထည့်သွင်းခြင်း။ 1 core ရည်ညွှန်းနာရီအတွက် 100 MHz အခမဲ့အပြေးနာရီ
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 1 transceiver ရည်ညွှန်းနာရီအတွက် 625 MHz အခမဲ့အပြေးနာရီ၊ ဤနာရီသည် မည်သည့်ကြိမ်နှုန်းဖြင့်မဆို ဖြစ်နိုင်သည်။
အသုံးပြုသူခလုတ်များနှင့် LED များ
user_pb ထည့်သွင်းခြင်း။ 1 HDMI Intel FPGA IP ဒီဇိုင်းလုပ်ဆောင်ချက်ကို ထိန်းချုပ်ရန် ခလုတ်ကို နှိပ်ပါ။
cpu_resetn ထည့်သွင်းခြင်း။ 1 ကမ္ဘာလုံးဆိုင်ရာ ပြင်ဆင်သတ်မှတ်မှု
user_led_g အထွက် 4 အစိမ်းရောင် LED မျက်နှာပြင်
LED လုပ်ဆောင်ချက်များအကြောင်း နောက်ထပ်အချက်အလက်များအတွက် စာမျက်နှာ 89 ရှိ ဟာ့ဒ်ဝဲတပ်ဆင်ခြင်းအား ကိုးကားပါ။
user_led_r အထွက် 4 အနီရောင် LED မျက်နှာပြင်
LED လုပ်ဆောင်ချက်များအကြောင်း နောက်ထပ်အချက်အလက်များအတွက် စာမျက်နှာ 89 ရှိ ဟာ့ဒ်ဝဲတပ်ဆင်ခြင်းအား ကိုးကားပါ။
FMC Port B တွင် HDMI FMC Daughter Card ပင်ထိုးသည်။
fmcb_gbtclk_m2c_p_0 ထည့်သွင်းခြင်း။ 1 HDMI RX TMDS နာရီ
fmcb_dp_m2c_p ထည့်သွင်းခြင်း။ 3 HDMI RX အနီရောင်၊ အစိမ်းနှင့် အပြာ ဒေတာချန်နယ်များ
• Bitec သမီးကတ် တည်းဖြတ်မှု ၁၁
— [0]- RX TMDS ချန်နယ် 1 (အစိမ်းရောင်)
— [1]- RX TMDS ချန်နယ် 2 (အနီရောင်)
— [2]- RX TMDS ချန်နယ် 0 (အပြာ)
• Bitec သမီးကတ် တည်းဖြတ်မှု ၄ သို့မဟုတ် ၆
— [0]- RX TMDS ချန်နယ် 1 (အစိမ်းရောင်)— polarity ပြောင်းပြန်
— [1]- RX TMDS ချန်နယ် 0 (အပြာ)— polarity ပြောင်းပြန်
— [2]- RX TMDS Channel 2 (အနီရောင်)— polarity ပြောင်းပြန်
fmcb_dp_c2m_p အထွက် 4 HDMI TX နာရီ၊ အနီရောင်၊ အစိမ်းနှင့် အပြာ ဒေတာချန်နယ်များ
• Bitec သမီးကတ် တည်းဖြတ်မှု ၁၁
— [0]- TX TMDS ချန်နယ် 2 (အနီရောင်)
— [1]- TX TMDS ချန်နယ် 1 (အစိမ်းရောင်)
— [2]- TX TMDS ချန်နယ် 0 (အပြာ)
— [3]- TX TMDS နာရီချန်နယ်
• Bitec သမီးကတ် တည်းဖြတ်မှု ၄ သို့မဟုတ် ၆
— [0]- TX TMDS နာရီချန်နယ်
— [1]- TX TMDS ချန်နယ် 0 (အပြာ)
— [2]- TX TMDS ချန်နယ် 1 (အစိမ်းရောင်)
— [3]- TX TMDS ချန်နယ် 2 (အနီရောင်)
fmcb_la_rx_p_9 ထည့်သွင်းခြင်း။ 1 HDMI RX +5V ပါဝါကို သိရှိနိုင်သည်။
fmcb_la_rx_p_8 အထွက် 1 HDMI RX ပူသောပလပ်ကို သိရှိနိုင်သည်။
fmcb_la_rx_n_8 အထွက် 1 DDC နှင့် SCDC အတွက် HDMI RX I2C SDA
fmcb_la_tx_p_10 ထည့်သွင်းခြင်း။ 1 DDC နှင့် SCDC အတွက် HDMI RX I2C SCL
fmcb_la_tx_p_12 ထည့်သွင်းခြင်း။ 1 HDMI TX hot plug detect
fmcb_la_tx_n_12 အထွက် 1 DDC နှင့် SCDC အတွက် HDMI I2C SDA
fmcb_la_rx_p_10 အထွက် 1 DDC နှင့် SCDC အတွက် HDMI I2C SCL
fmcb_la_tx_p_11 အထွက် 1 redriver ထိန်းချုပ်မှုအတွက် HDMI I2C SDA
fmcb_la_rx_n_9 အထွက် 1 redriver ထိန်းချုပ်မှုအတွက် HDMI I2C SCL

ဇယား 42. HDMI RX ထိပ်တန်းအဆင့် အချက်ပြမှုများ

အချက်ပြ ဦးတည်ချက် အကျယ်

ဖော်ပြချက်
နာရီနှင့် အချက်ပြမှုများကို ပြန်လည်သတ်မှတ်ပါ။
mgmt_clk ထည့်သွင်းခြင်း။ 1 စနစ်နာရီထည့်သွင်းမှု (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 1 ပင်မ transceiver ရည်ညွှန်းနာရီအတွက် အခမဲ့လည်ပတ်နေသောနာရီ (625 MHz)။ ပါဝါဖွင့်သည့်အခြေအနေတွင် transceiver ချိန်ကိုက်ခြင်းအတွက် ဤနာရီလိုအပ်သည်။ ဤနာရီသည် မည်သည့်ကြိမ်နှုန်းဖြင့်မဆို ဖြစ်နိုင်သည်။
ပြန်လည်သတ်မှတ်ပါ။ ထည့်သွင်းခြင်း။ 1 စနစ်ပြန်လည်သတ်မှတ်ခြင်း ထည့်သွင်းခြင်း။

အချက်ပြ

 ဦးတည်ချက် အကျယ်

ဖော်ပြချက်
နာရီနှင့် အချက်ပြမှုများကို ပြန်လည်သတ်မှတ်ပါ။
reset_xcvr_powerup (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 1 Transceiver ထည့်သွင်းမှုကို ပြန်လည်သတ်မှတ်ပါ။ ပါဝါဖွင့်သည့်အခြေအနေတွင် (အခမဲ့လည်ပတ်နေသောနာရီမှ TMDS နာရီသို့) ရည်ညွှန်းနာရီများပြောင်းခြင်းလုပ်ငန်းစဉ်အတွင်း ဤအချက်ပြမှုကို အခိုင်အမာဖော်ပြသည်။
tmds_clk_in ထည့်သွင်းခြင်း။ 1 HDMI RX TMDS နာရီ
i2c_clk ထည့်သွင်းခြင်း။ 1 DDC နှင့် SCDC ကြားခံအတွက် နာရီထည့်သွင်းမှု
vid_clk_out အထွက် 1 ဗီဒီယို နာရီ အထွက်
ls_clk_out အထွက် 1 လင့်ခ်အမြန်နှုန်း နာရီအထွက်
sys_init အထွက် 1 ပါဝါဖွင့်ချိန်တွင် စနစ်ကို ပြန်လည်သတ်မှတ်ရန် စနစ်စတင်ခြင်း
RX Transceiver နှင့် IOPLL အချက်ပြမှုများ
rx_serial_data ထည့်သွင်းခြင်း။ 3 RX Native PHY သို့ HDMI အမှတ်စဉ်ဒေတာ
gxb_rx_အဆင်သင့်ဖြစ်ပါပြီ။ အထွက် 1 RX Native PHY အဆင်သင့်ဖြစ်နေပြီဟု ညွှန်ပြသည်။
gxb_rx_cal_busy_out အထွက် 3 RX ဇာတိ PHY စံကိုက်ချိန်ညှိမှုသည် transceiver arbiter သို့ အလုပ်ရှုပ်နေသည်။
gxb_rx_cal_busy_in ထည့်သွင်းခြင်း။ 3 ချိန်ညှိခြင်းအလုပ်များသောအချက်ပြမှု transceiver arbiter မှ RX Native PHY သို့
iopl_သော့ခတ်ထားသည်။ အထွက် 1 IOPLL လော့ခ်ချထားကြောင်း ညွှန်ပြပါ။
gxb_reconfig_write ထည့်သွင်းခြင်း။ 3 Transceiver ပြန်လည်ပြင်ဆင်ခြင်း Avalon-MM အင်တာဖေ့စ် RX Native PHY မှ transceiver arbiter သို့
gxb_reconfig_read ထည့်သွင်းခြင်း။ 3
gxb_reconfig_address ထည့်သွင်းခြင်း။ 30
gxb_reconfig_writedata ထည့်သွင်းခြင်း။ 96
gxb_reconfig_readdata အထွက် 96
gxb_reconfig_waitrequest အထွက် 3
RX ပြန်လည်ပြင်ဆင်မှု စီမံခန့်ခွဲမှု
rx_reconfig_en အထွက် 1 RX Reconfiguration သည် အချက်ပြမှုကို ဖွင့်ပေးသည်။
တိုင်းတာ အထွက် 24 HDMI RX TMDS နာရီကြိမ်နှုန်းတိုင်းတာခြင်း (10 ms တွင်)
အတိုင်းအတာ_မှန်ကန်မှု အထွက် 1 တိုင်းတာမှုအချက်ပြမှု မှန်ကန်ကြောင်း ညွှန်ပြသည်။
os အထွက် 1 ကျော်ampလင်အချက်-
• 0- အပိုများမရှိပါ။ampလင်း
• 1: 5× ကျော်သည်။ampလင်း
reconfig_mgmt_write အထွက် 1 RX ပြန်လည်ဖွဲ့စည်းမှုစီမံခန့်ခွဲမှု Avalon မှတ်ဉာဏ်-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်သည် transceiver arbiter ဖြစ်သည်။
reconfig_mgmt_read အထွက် 1
reconfig_mgmt_address အထွက် 12
reconfig_mgmt_writedata အထွက် 32
reconfig_mgmt_readdata ထည့်သွင်းခြင်း။ 32
reconfig_mgmt_waitrequest ထည့်သွင်းခြင်း။ 1
HDMI RX Core အချက်ပြမှုများ
TMDS_Bit_clock_Ratio အထွက် 1 SCDC သည် အင်တာဖေ့စ်များကို မှတ်ပုံတင်သည်။
audio_de အထွက် 1 HDMI RX core အသံကြားခံများ
နောက်ထပ်အချက်အလက်များအတွက် HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန်ရှိ Sink Interfaces ကဏ္ဍကို ကိုးကားပါ။
အသံ_ဒေတာ အထွက် 256
audio_info_ai အထွက် 48
audio_N အထွက် 20
audio_CTS အထွက် 20
audio_metadata အထွက် 165
အသံ_ဖော်မတ် အထွက် 5
aux_pkt_data အထွက် 72 HDMI RX core အရန် အင်တာဖေ့စ်များ
နောက်ထပ်အချက်အလက်များအတွက် HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန်ရှိ Sink Interfaces ကဏ္ဍကို ကိုးကားပါ။
aux_pkt_addr အထွက် 6
aux_pkt_wr အထွက် 1
aux_data အထွက် 72
aux_sop အထွက် 1
aux_eop အထွက် 1
aux_valid အထွက် 1
aux_error အထွက် 1
gcp အထွက် 6 HDMI RX core sideband အချက်ပြမှုများ
နောက်ထပ်အချက်အလက်များအတွက် HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန်ရှိ Sink Interfaces ကဏ္ဍကို ကိုးကားပါ။
info_avi အထွက် 112
info_vsi အထွက် 61
colordepth_mgmt_sync အထွက် 2
vid_data အထွက် N*၅၅ HDMI RX core ဗီဒီယိုအပေါက်များ
မှတ်ချက်- N = နာရီအလိုက် သင်္ကေတများ
ကိုကိုးကားပါ။ စုပ်ခွက်များ အပိုင်း HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန် ပိုမိုသိရှိလိုပါက။
vid_vsync အထွက် N
vid_hsync အထွက် N
vid_de အထွက် N
မုဒ် အထွက် 1 HDMI RX core ထိန်းချုပ်မှုနှင့် အခြေအနေပေါက်များ
မှတ်ချက်- N = နာရီအလိုက် သင်္ကေတများ
ကိုကိုးကားပါ။ စုပ်ခွက်များ အပိုင်း HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန် ပိုမိုသိရှိလိုပါက။
ctrl အထွက် N*6
သော့ခတ်ထားသည်။ အထွက် 3
vid_လော့ခ် အထွက် 1
in_5v_power ထည့်သွင်းခြင်း။ 1 HDMI RX 5V detect နှင့် hotplug detect ကို ကိုးကားပါ။ စုပ်ခွက်များ အပိုင်း HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန် ပိုမိုသိရှိလိုပါက။
hdmi_rx_hpd_n အထွက် 1
hdmi_rx_i2c_sda အထွက် 1 HDMI RX DDC နှင့် SCDC ကြားခံ
hdmi_rx_i2c_scl အထွက် 1
RX EDID RAM အချက်ပြမှုများ
edid_ram_access ထည့်သွင်းခြင်း။ 1 HDMI RX EDID RAM အသုံးပြုခွင့် မျက်နှာပြင်။
သင်သည် EDID RAM မှ စာရေးရန် သို့မဟုတ် ဖတ်လိုသောအခါတွင် edid_ram_access ကို အခိုင်အမာပြောပါ၊ မဟုတ်ပါက ဤအချက်ပြမှုကို နိမ့်နေသင့်သည်။
edid_ram_လိပ်စာ ထည့်သွင်းခြင်း။ 8
edid_ram_write ထည့်သွင်းခြင်း။ 1
edid_ram_read ထည့်သွင်းခြင်း။ 1
edid_ram_readdata အထွက် 8
edid_ram_writedata ထည့်သွင်းခြင်း။ 8
edid_ram_waitrequest အထွက် 1

ဇယား 43. HDMI TX ထိပ်တန်းအဆင့် အချက်ပြမှုများ

အချက်ပြ ဦးတည်ချက် အကျယ် ဖော်ပြချက်
နာရီနှင့် အချက်ပြမှုများကို ပြန်လည်သတ်မှတ်ပါ။
mgmt_clk ထည့်သွင်းခြင်း။ 1 စနစ်နာရီထည့်သွင်းမှု (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 1 ပင်မ transceiver ရည်ညွှန်းနာရီအတွက် အခမဲ့လည်ပတ်နေသောနာရီ (625 MHz)။ ပါဝါဖွင့်သည့်အခြေအနေတွင် transceiver ချိန်ကိုက်ခြင်းအတွက် ဤနာရီလိုအပ်သည်။ ဤနာရီသည် မည်သည့်ကြိမ်နှုန်းဖြင့်မဆို ဖြစ်နိုင်သည်။
ပြန်လည်သတ်မှတ်ပါ။ ထည့်သွင်းခြင်း။ 1 စနစ်ပြန်လည်သတ်မှတ်ခြင်း ထည့်သွင်းခြင်း။
hdmi_clk_in ထည့်သွင်းခြင်း။ 1 TX IOPLL နှင့် TX PLL အတွက် ရည်ညွှန်းနာရီ။ နာရီကြိမ်နှုန်းသည် TMDS နာရီကြိမ်နှုန်းနှင့် တူညီသည်။
vid_clk_out အထွက် 1 ဗီဒီယို နာရီ အထွက်
ls_clk_out အထွက် 1 လင့်ခ်အမြန်နှုန်း နာရီအထွက်
sys_init အထွက် 1 ပါဝါဖွင့်ချိန်တွင် စနစ်ကို ပြန်လည်သတ်မှတ်ရန် စနစ်စတင်ခြင်း
reset_xcvr ထည့်သွင်းခြင်း။ 1 TX transceiver သို့ ပြန်လည်သတ်မှတ်ပါ။
reset_pll ထည့်သွင်းခြင်း။ 1 IOPLL နှင့် TX PLL သို့ ပြန်လည်သတ်မှတ်ပါ။
reset_pll_reconfig အထွက် 1 PLL ပြန်လည်ဖွဲ့စည်းမှုသို့ ပြန်လည်သတ်မှတ်ပါ။
TX Transceiver နှင့် IOPLL အချက်ပြမှုများ
tx_serial_data အထွက် 4 TX Native PHY မှ HDMI အမှတ်စဉ်ဒေတာ
gxb_tx_အဆင်သင့်ဖြစ်ပါပြီ။ အထွက် 1 TX ဇာတိ PHY အဆင်သင့်ဖြစ်နေပြီဟု ညွှန်ပြသည်။
gxb_tx_cal_busy_out အထွက် 4 TX ဇာတိ PHY စံကိုက်ချိန်ညှိမှု အလုပ်များသော အချက်ပြမှုမှာ transceiver arbiter သို့ဖြစ်သည်။
gxb_tx_cal_busy_in ထည့်သွင်းခြင်း။ 4 ချိန်ညှိခြင်းအလုပ်များသောအချက်ပြမှု transceiver arbiter မှ TX Native PHY သို့
TX Transceiver နှင့် IOPLL အချက်ပြမှုများ
iopl_သော့ခတ်ထားသည်။ အထွက် 1 IOPLL လော့ခ်ချထားကြောင်း ညွှန်ပြပါ။
txpll_သော့ခတ်ထားသည်။ အထွက် 1 TX PLL ကို လော့ခ်ချထားကြောင်း ညွှန်ပြပါ။
gxb_reconfig_write ထည့်သွင်းခြင်း။ 4 TX Native PHY မှ transceiver arbiter သို့ Avalon memory-mapped interface
gxb_reconfig_read ထည့်သွင်းခြင်း။ 4
gxb_reconfig_address ထည့်သွင်းခြင်း။ 40
gxb_reconfig_writedata ထည့်သွင်းခြင်း။ 128
gxb_reconfig_readdata အထွက် 128
gxb_reconfig_waitrequest အထွက် 4
TX IOPLL နှင့် TX PLL ပြန်လည်ဖွဲ့စည်းမှုအချက်ပြမှုများ
pll_reconfig_write/ tx_pll_reconfig_write ထည့်သွင်းခြင်း။ 1 TX IOPLL/TX PLL ပြန်လည်ပြင်ဆင်ခြင်း Avalon မန်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်များ
pll_reconfig_read/ tx_pll_reconfig_read ထည့်သွင်းခြင်း။ 1
pll_reconfig_address/ tx_pll_reconfig_address ထည့်သွင်းခြင်း။ 10
pll_reconfig_writedata/ tx_pll_reconfig_writedata ထည့်သွင်းခြင်း။ 32
pll_reconfig_readdata/ tx_pll_reconfig_readdata အထွက် 32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest အထွက် 1
os ထည့်သွင်းခြင်း။ 2 ကျော်ampလင်အချက်-
• 0- အပိုများမရှိပါ။ampလင်း
• 1: 3× ကျော်သည်။ampလင်း
• 2: 4× ကျော်သည်။ampလင်း
• 3: 5× ကျော်သည်။ampလင်း
တိုင်းတာ ထည့်သွင်းခြင်း။ 24 ထုတ်လွှင့်နေသည့် ဗီဒီယိုကြည်လင်ပြတ်သားမှု၏ TMDS နာရီကြိမ်နှုန်းကို ညွှန်ပြသည်။
HDMI TX Core အချက်ပြမှုများ
ctrl ထည့်သွင်းခြင်း။ 6*N HDMI TX core ထိန်းချုပ်မှု အင်တာဖေ့စ်များ
မှတ်ချက်- N = နာရီအလိုက် သင်္ကေတများ
အတွင်းရှိ Source Interfaces ကဏ္ဍကို ကိုးကားပါ။ HDMI နောက်ထပ်အချက်အလက်များအတွက် Intel FPGA IP အသုံးပြုသူလမ်းညွှန်။
မုဒ် ထည့်သွင်းခြင်း။ 1
TMDS_Bit_clock_Ratio ထည့်သွင်းခြင်း။ 1 SCDC မှတ်ပုံတင်သည့် အင်တာဖေ့စ်များ

နောက်ထပ်အချက်အလက်များအတွက် HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန်ရှိ Source Interfaces ကဏ္ဍကို ကိုးကားပါ။
Scrambler_Enable ထည့်သွင်းခြင်း။ 1
audio_de ထည့်သွင်းခြင်း။ 1 HDMI TX core အသံကြားခံများ

ကိုကိုးကားပါ။ အရင်းအမြစ် မျက်နှာပြင်များ အပိုင်း HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန် ပိုမိုသိရှိလိုပါက။
audio_mute ထည့်သွင်းခြင်း။ 1
အသံ_ဒေတာ ထည့်သွင်းခြင်း။ 256
ဆက်ရန်…
HDMI TX Core အချက်ပြမှုများ
audio_info_ai ထည့်သွင်းခြင်း။ 49
audio_N ထည့်သွင်းခြင်း။ 22
audio_CTS ထည့်သွင်းခြင်း။ 22
audio_metadata ထည့်သွင်းခြင်း။ 166
အသံ_ဖော်မတ် ထည့်သွင်းခြင်း။ 5
i2c_master_write ထည့်သွင်းခြင်း။ 1 TX I2C မာစတာ Avalon မန်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်သည် TX core အတွင်းရှိ I2C မာစတာသို့။
မှတ်ချက် - သင်ဖွင့်သည့်အခါမှသာ ဤအချက်ပြမှုများကို ရရှိနိုင်သည်။ I2C ပါဝင်သည်။ ကန့်သတ်ချက်။
i2c_master_read ထည့်သွင်းခြင်း။ 1
i2c_master_လိပ်စာ ထည့်သွင်းခြင်း။ 4
i2c_master_writedata ထည့်သွင်းခြင်း။ 32
i2c_master_readdata အထွက် 32
aux_အဆင်သင့် အထွက် 1 HDMI TX core အရန်အင်တာဖေ့စ်များ

နောက်ထပ်အချက်အလက်များအတွက် HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန်ရှိ Source Interfaces ကဏ္ဍကို ကိုးကားပါ။
aux_data ထည့်သွင်းခြင်း။ 72
aux_sop ထည့်သွင်းခြင်း။ 1
aux_eop ထည့်သွင်းခြင်း။ 1
aux_valid ထည့်သွင်းခြင်း။ 1
gcp ထည့်သွင်းခြင်း။ 6 HDMI TX core sideband အချက်ပြမှုများ
နောက်ထပ်အချက်အလက်များအတွက် HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန်ရှိ Source Interfaces ကဏ္ဍကို ကိုးကားပါ။
info_avi ထည့်သွင်းခြင်း။ 113
info_vsi ထည့်သွင်းခြင်း။ 62
vid_data ထည့်သွင်းခြင်း။ N*၅၅ HDMI TX core ဗီဒီယိုအပေါက်များ
မှတ်ချက်- N = နာရီတစ်လုံးလျှင် သင်္ကေတများ
နောက်ထပ်အချက်အလက်များအတွက် HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန်ရှိ Source Interfaces ကဏ္ဍကို ကိုးကားပါ။
vid_vsync ထည့်သွင်းခြင်း။ N
vid_hsync ထည့်သွင်းခြင်း။ N
vid_de ထည့်သွင်းခြင်း။ N
I2C နှင့် Hot Plug သည် Signals များကို ရှာဖွေပါ။
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition)
မှတ်ချက် - သင်ဖွင့်တဲ့အခါမှာ I2C ပါဝင်သည်။ ကန့်သတ်ချက်များ၊ ဤအချက်ပြမှုကို TX core တွင်ထားရှိထားပြီး ဤအဆင့်တွင် မြင်နိုင်မည်မဟုတ်ပေ။		 အထွက် 1 I2C Master Avalon မန်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်များ
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition)
မှတ်ချက် - သင်ဖွင့်တဲ့အခါမှာ I2C ပါဝင်သည်။ ကန့်သတ်ချက်များ၊ ဤအချက်ပြမှုကို TX core တွင်ထားရှိထားပြီး ဤအဆင့်တွင် မြင်နိုင်မည်မဟုတ်ပေ။		 အထွက် 1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition)
မှတ်ချက် - သင်ဖွင့်တဲ့အခါမှာ I2C ပါဝင်သည်။ ကန့်သတ်ချက်များ၊ ဤအချက်ပြမှုကို TX core တွင်ထားရှိထားပြီး ဤအဆင့်တွင် မြင်နိုင်မည်မဟုတ်ပေ။		 ထည့်သွင်းခြင်း။ 1
ဆက်ရန်…
I2C နှင့် Hot Plug သည် Signals များကို ရှာဖွေပါ။
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition)
မှတ်ချက် - သင်ဖွင့်တဲ့အခါမှာ I2C ပါဝင်သည်။ ကန့်သတ်ချက်များ၊ ဤအချက်ပြမှုကို TX core တွင်ထားရှိထားပြီး ဤအဆင့်တွင် မြင်နိုင်မည်မဟုတ်ပေ။		 ထည့်သွင်းခြင်း။ 1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition) အထွက် 1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition) အထွက် 1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 1
hdmi_tx_i2c_sda အထွက် 1 HDMI TX DDC နှင့် SCDC ကြားခံများ
hdmi_tx_i2c_scl အထွက် 1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition) အထွက် 1 Bitec Daughter Card Revision 2 TI11 ထိန်းချုပ်မှုအတွက် I181C မျက်နှာပြင်
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition) အထွက် 1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition) အထွက် 1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition) အထွက် 1
tx_i2c_avalon_waitrequest အထွက် 1 I2C မာစတာ၏ Avalon memory-mapped interfaces
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition) ထည့်သွင်းခြင်း။ 3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition) ထည့်သွင်းခြင်း။ 8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition) အထွက် 8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition) ထည့်သွင်းခြင်း။ 1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition) ထည့်သွင်းခြင်း။ 1
tx_i2c_irq (Intel Quartus Prime Standard Edition) အထွက် 1
tx_ti_i2c_avalon_waitrequest

(Intel Quartus Prime Standard Edition)

 အထွက် 1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition) ထည့်သွင်းခြင်း။ 3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition) ထည့်သွင်းခြင်း။ 8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition) အထွက် 8
ဆက်ရန်…
I2C နှင့် Hot Plug သည် Signals များကို ရှာဖွေပါ။
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition) ထည့်သွင်းခြင်း။ 1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition) ထည့်သွင်းခြင်း။ 1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition) အထွက် 1
hdmi_tx_hpd_n ထည့်သွင်းခြင်း။ 1 HDMI TX hotplug သည် အင်တာဖေ့စ်များကို ထောက်လှမ်းသည်။
tx_hpd_ack ထည့်သွင်းခြင်း။ 1
tx_hpd_req အထွက် 1

ဇယား 44. Transceiver Arbiter Signals

အချက်ပြ ဦးတည်ချက် အကျယ် ဖော်ပြချက်
clk ထည့်သွင်းခြင်း။ 1 ပြုပြင်မှုနာရီ။ ဤနာရီသည် တူညီသောနာရီကို ပြန်လည်ဖွဲ့စည်းမှု စီမံခန့်ခွဲမှုပိတ်ဆို့ခြင်းများနှင့် မျှဝေရပါမည်။
ပြန်လည်သတ်မှတ်ပါ။ ထည့်သွင်းခြင်း။ 1 အချက်ပြမှုကို ပြန်လည်သတ်မှတ်ပါ။ ဤပြင်ဆင်သတ်မှတ်မှုသည် တူညီသောပြန်လည်သတ်မှတ်မှုကို ပြန်လည်ပြင်ဆင်ခြင်းဆိုင်ရာ စီမံခန့်ခွဲမှုလုပ်ကွက်များနှင့် မျှဝေရမည်ဖြစ်သည်။
rx_rcfg_en ထည့်သွင်းခြင်း။ 1 RX ပြန်လည်ပြင်ဆင်မှုဖွင့်ရန် အချက်ပြမှု
tx_rcfg_en ထည့်သွင်းခြင်း။ 1 TX ပြန်လည်ဖွဲ့စည်းမှု အချက်ပြမှုကို ဖွင့်ပါ။
rx_rcfg_ch ထည့်သွင်းခြင်း။ 2 RX core တွင် မည်သည့်ချန်နယ်ကို ပြန်လည်ပြင်ဆင်ရမည်ကို ဖော်ပြသည်။ ဤအချက်သည် အမြဲတမ်း အခိုင်အမာ ရှိနေရမည်။
tx_rcfg_ch ထည့်သွင်းခြင်း။ 2 TX core တွင် မည်သည့်ချန်နယ်ကို ပြန်လည်ပြင်ဆင်ရမည်ကို ဖော်ပြသည်။ ဤအချက်သည် အမြဲတမ်း အခိုင်အမာ ရှိနေရမည်။
rx_reconfig_mgmt_write ထည့်သွင်းခြင်း။ 1 RX ပြန်လည်ပြင်ဆင်ခြင်းစီမံခန့်ခွဲမှုမှ ပြန်လည်ပြင်ဆင်ခြင်း Avalon-MM အင်တာဖေ့စ်များ
rx_reconfig_mgmt_read ထည့်သွင်းခြင်း။ 1
rx_reconfig_mgmt_လိပ်စာ ထည့်သွင်းခြင်း။ 10
rx_reconfig_mgmt_writedata ထည့်သွင်းခြင်း။ 32
rx_reconfig_mgmt_readdata အထွက် 32
rx_reconfig_mgmt_waitrequest အထွက် 1
tx_reconfig_mgmt_write ထည့်သွင်းခြင်း။ 1 TX ပြန်လည်ပြင်ဆင်ခြင်းစီမံခန့်ခွဲမှုမှ Avalon-MM အင်တာဖေ့စ်များကို ပြန်လည်ပြင်ဆင်ခြင်း။
tx_reconfig_mgmt_read ထည့်သွင်းခြင်း။ 1
tx_reconfig_mgmt_လိပ်စာ ထည့်သွင်းခြင်း။ 10
tx_reconfig_mgmt_writedata ထည့်သွင်းခြင်း။ 32
tx_reconfig_mgmt_readdata အထွက် 32
tx_reconfig_mgmt_waitrequest အထွက် 1
reconfig_write အထွက် 1 Transceiver သို့ ပြန်လည်ပြင်ဆင်ခြင်း Avalon-MM အင်တာဖေ့စ်များ
reconfig_read အထွက် 1
ဆက်ရန်…
အချက်ပြ ဦးတည်ချက် အကျယ် ဖော်ပြချက်
reconfig_address အထွက် 10
reconfig_writedata အထွက် 32
rx_reconfig_readdata ထည့်သွင်းခြင်း။ 32
rx_reconfig_waitrequest ထည့်သွင်းခြင်း။ 1
tx_reconfig_readdata ထည့်သွင်းခြင်း။ 1
tx_reconfig_waitrequest ထည့်သွင်းခြင်း။ 1
rx_cal_busy ထည့်သွင်းခြင်း။ 1 RX transceiver မှ Calibration status signal
tx_cal_အလုပ်များသည်။ ထည့်သွင်းခြင်း။ 1 TX transceiver မှ Calibration status signal
rx_reconfig_cal_busy အထွက် 1 RX transceiver PHY သို့ ပြန်လည်သတ်မှတ်ထိန်းချုပ်မှု အခြေအနေအချက်ပြမှု
tx_reconfig_cal_busy အထွက် 1 TX transceiver PHY မှ ထိန်းချုပ်မှု ပြန်လည်သတ်မှတ်ခြင်း အဆင့်သတ်မှတ်ခြင်း အခြေအနေအချက်ပြမှု

ဇယား 45. RX-TX လင့်ခ်အချက်ပြမှုများ

အချက်ပြ ဦးတည်ချက် အကျယ် ဖော်ပြချက်
ပြန်လည်သတ်မှတ်ပါ။ ထည့်သွင်းခြင်း။ 1 ဗီဒီယို/အသံ/အရန်/ ဘေးဘောင်များ FIFO ကြားခံသို့ ပြန်လည်သတ်မှတ်ပါ။
hdmi_tx_ls_clk ထည့်သွင်းခြင်း။ 1 HDMI TX လင့်ခ်အမြန်နှုန်းနာရီ
hdmi_rx_ls_clk ထည့်သွင်းခြင်း။ 1 HDMI RX လင့်ခ်အမြန်နှုန်းနာရီ
hdmi_tx_vid_clk ထည့်သွင်းခြင်း။ 1 HDMI TX ဗီဒီယိုနာရီ
hdmi_rx_vid_clk ထည့်သွင်းခြင်း။ 1 HDMI RX ဗီဒီယိုနာရီ
hdmi_rx_သော့ခတ်ထားသည်။ ထည့်သွင်းခြင်း။ 3 HDMI RX လော့ခ်ချထားသည့် အခြေအနေကို ညွှန်ပြသည်။
hdmi_rx_de ထည့်သွင်းခြင်း။ N HDMI RX ဗီဒီယို အင်တာဖေ့စ်များ
မှတ်ချက်- N = နာရီအလိုက် သင်္ကေတများ
hdmi_rx_hsync ထည့်သွင်းခြင်း။ N
hdmi_rx_vsync ထည့်သွင်းခြင်း။ N
hdmi_rx_data ထည့်သွင်းခြင်း။ N*48
rx_audio_format ထည့်သွင်းခြင်း။ 5 HDMI RX အသံကြားခံများ
rx_audio_metadata ထည့်သွင်းခြင်း။ 165
rx_audio_info_ai ထည့်သွင်းခြင်း။ 48
rx_audio_CTS ထည့်သွင်းခြင်း။ 20
rx_audio_N ထည့်သွင်းခြင်း။ 20
rx_audio_de ထည့်သွင်းခြင်း။ 1
rx_audio_data ထည့်သွင်းခြင်း။ 256
rx_gcp ထည့်သွင်းခြင်း။ 6 HDMI RX ဘေးဘန်း အင်တာဖေ့စ်များ
rx_info_avi ထည့်သွင်းခြင်း။ 112
rx_info_vsi ထည့်သွင်းခြင်း။ 61
ဆက်ရန်…
အချက်ပြ ဦးတည်ချက် အကျယ် ဖော်ပြချက်
rx_aux_eop ထည့်သွင်းခြင်း။ 1 HDMI RX အရန်အင်တာဖေ့စ်များ
rx_aux_sop ထည့်သွင်းခြင်း။ 1
rx_aux_valid ထည့်သွင်းခြင်း။ 1
rx_aux_data ထည့်သွင်းခြင်း။ 72
hdmi_tx_de အထွက် N HDMI TX ဗီဒီယို အင်တာဖေ့စ်များ

မှတ်ချက်- N = နာရီအလိုက် သင်္ကေတများ
hdmi_tx_hsync အထွက် N
hdmi_tx_vsync အထွက် N
hdmi_tx_data အထွက် N*48
tx_audio_ဖော်မတ် အထွက် 5 HDMI TX အသံကြားခံများ
tx_audio_metadata အထွက် 165
tx_audio_info_ai အထွက် 48
tx_audio_CTS အထွက် 20
tx_audio_N အထွက် 20
tx_audio_de အထွက် 1
tx_audio_data အထွက် 256
tx_gcp အထွက် 6 HDMI TX sideband အင်တာဖေ့စ်များ
tx_info_avi အထွက် 112
tx_info_vsi အထွက် 61
tx_aux_eop အထွက် 1 HDMI TX အရန်အင်တာဖေ့စ်များ
tx_aux_sop အထွက် 1
tx_aux_valid အထွက် 1
tx_aux_data အထွက် 72
tx_aux_အဆင်သင့် အထွက် 1

Table 46. Platform Designer System Signals

အချက်ပြ ဦးတည်ချက် အကျယ် ဖော်ပြချက်
cpu_clk (Intel Quartus Prime Standard Edition) ထည့်သွင်းခြင်း။ 1 CPU နာရီ
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition) ထည့်သွင်းခြင်း။ 1 CPU ကိုပြန်လည်သတ်မှတ်သည်
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export ထည့်သွင်းခြင်း။ 1 TMDS ဘစ်နာရီအချိုး
Measure_pio_external_connection_export ထည့်သွင်းခြင်း။ 24 မျှော်လင့်ထားသည့် TMDS နာရီကြိမ်နှုန်း
ဆက်ရန်…
အချက်ပြ ဦးတည်ချက် အကျယ် ဖော်ပြချက်
Measure_valid_pio_external_connection_expor t ထည့်သွင်းခြင်း။ 1 တိုင်းတာမှု PIO မှန်ကန်ကြောင်း ညွှန်ပြသည်။
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 1 I2C Master အင်တာဖေ့စ်များ
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition) အထွက် 1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition) အထွက် 1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition) အထွက် 1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition) အထွက် 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_လိပ်စာ (Intel Quartus Prime Pro Edition) အထွက် 3 DDC နှင့် SCDC အတွက် I2C Master Avalon မမ်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်များ
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition) အထွက် 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition) အထွက် 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition) အထွက် 1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition) အထွက် 3 Bitec သမီးငယ်ကတ် ပြန်လည်ပြင်ဆင်မှု 2၊ T11 ထိန်းချုပ်မှုအတွက် I1181C Master Avalon မန်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်များ
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition) အထွက် 1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition) ထည့်သွင်းခြင်း။ 32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition) အထွက် 32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition) ထည့်သွင်းခြင်း။ 1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition) အထွက် 1
ဆက်ရန်…
အချက်ပြ ဦးတည်ချက် အကျယ် ဖော်ပြချက်
edid_ram_access_pio_external_connection_exp ort အထွက် 1 EDID RAM သုံးစွဲနိုင်သော အင်တာဖေ့စ်။
RX ထိပ်ရှိ EDID RAM ထံ စာရေးရန် သို့မဟုတ် ဖတ်လိုသောအခါတွင် edid_ram_access_pio_ external_connection_ ထုတ်ယူမှုကို အခိုင်အမာအတည်ပြုပါ။ EDID RAM ကို ထိပ်တန်းအဆင့် RX မော်ဂျူးများရှိ EDID RAM အင်တာဖေ့စ်သို့ ပလပ်ဖောင်းဒီဇိုင်နာရှိ Avalon-MM slave သို့ ချိတ်ဆက်ပါ။
edid_ram_slave_translator_လိပ်စာ အထွက် 8
edid_ram_slave_translator_write အထွက် 1
edid_ram_slave_translator_read အထွက် 1
edid_ram_slave_translator_readdata ထည့်သွင်းခြင်း။ 8
edid_ram_slave_translator_writedata အထွက် 8
edid_ram_slave_translator_waitrequest ထည့်သွင်းခြင်း။ 1
powerup_cal_done_export (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 1 RX PMA ပြန်လည်ပြင်ဆင်မှု Avalon မန်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်များ
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 1
rx_pma_ch_export (Intel Quartus Prime Pro Edition) အထွက် 2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition) အထွက် 12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition) အထွက် 1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition) အထွက် 1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition) အထွက် 32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition) ထည့်သွင်းခြင်း။ 1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition) အထွက် 1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition) အထွက် 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest ထည့်သွင်းခြင်း။ 1 TX PLL ပြန်လည်ပြင်ဆင်ခြင်း Avalon မမ်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်များ
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata အထွက် 32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address အထွက် 10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write အထွက် 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read အထွက် 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata ထည့်သွင်းခြင်း။ 32
ဆက်ရန်…
အချက်ပြ ဦးတည်ချက် အကျယ် ဖော်ပြချက်
tx_pll_waitrequest_pio_external_connection_ ထုတ်ယူခြင်း။ ထည့်သွင်းခြင်း။ 1 TX PLL စောင့်ဆိုင်းတောင်းဆိုချက်
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address အထွက် 12 TX PMA ပြန်လည်ပြင်ဆင်ခြင်း Avalon မန်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်များ
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write အထွက် 1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read အထွက် 1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata ထည့်သွင်းခြင်း။ 32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata အထွက် 32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest ထည့်သွင်းခြင်း။ 1
tx_pma_waitrequest_pio_external_connection_ ထုတ်ယူခြင်း။ ထည့်သွင်းခြင်း။ 1 TX PMA စောင့်ဆိုင်းတောင်းဆိုချက်
tx_pma_cal_busy_pio_external_connection_exp ort ထည့်သွင်းခြင်း။ 1 TX PMA ပြန်လည်ချိန်ညှိခြင်း အလုပ်များနေပါသည်။
tx_pma_ch_export အထွက် 2 TX PMA ချန်နယ်များ
tx_rcfg_en_pio_external_connection_export အထွက် 1 TX PMA ပြန်လည်ဖွဲ့စည်းမှုကို ဖွင့်ပါ။
tx_iopl_rcfg_mgmt_translator_avalon_anti_s lave_writedata အထွက် 32 TX IOPLL ပြန်လည်ပြင်ဆင်ခြင်း Avalon မမ်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်များ
tx_iopl_rcfg_mgmt_translator_avalon_anti_s lave_readdata ထည့်သွင်းခြင်း။ 32
tx_iopl_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest ထည့်သွင်းခြင်း။ 1
tx_iopl_rcfg_mgmt_translator_avalon_anti_s lave_လိပ်စာ အထွက် 9
tx_iopl_rcfg_mgmt_translator_avalon_anti_s lave_write အထွက် 1
tx_iopl_rcfg_mgmt_translator_avalon_anti_s lave_read အထွက် 1
tx_os_pio_external_connection_export အထွက် 2 ကျော်ampလင်အချက်-
• 0- အပိုများမရှိပါ။ampလင်း
• 1: 3× ကျော်သည်။ampလင်း
• 2: 4× ကျော်သည်။ampလင်း
• 3: 5× ကျော်သည်။ampလင်း
tx_rst_pll_pio_external_connection_export အထွက် 1 IOPLL နှင့် TX PLL သို့ ပြန်လည်သတ်မှတ်ပါ။
tx_rst_xcvr_pio_external_connection_export အထွက် 1 TX Native PHY သို့ ပြန်လည်သတ်မှတ်ပါ။
wd_timer_resetrequest_reset အထွက် 1 Watchdog timer ပြန်လည်သတ်မှတ်ခြင်း
color_depth_pio_external_connection_export ထည့်သွင်းခြင်း။ 2 အရောင်အတိမ်အနက်
tx_hpd_ack_pio_external_connection_export အထွက် 1 TX hotplug အတွက် လက်ဆွဲခြင်းကို ထောက်လှမ်းပါ။
tx_hpd_req_pio_external_connection_export ထည့်သွင်းခြင်း။ 1

၃.၈။ RTL Parameters များကို ဒီဇိုင်းဆွဲပါ။
ဒီဇိုင်းဟောင်းကို စိတ်ကြိုက်ပြင်ဆင်ရန် HDMI TX နှင့် RX ထိပ်တန်း RTL ဘောင်များကို အသုံးပြုပါ။ampလဲ့
ဒီဇိုင်းဘောင်အများစုကို Design Ex တွင် ရနိုင်ပါသည်။ampHDMI Intel FPGA IP ပါရာမီတာ တည်းဖြတ်သူ၏ တက်ဘ်။ ဒီဇိုင်းဟောင်းကို သင်ပြောင်းနိုင်ပါသေးသည်။ample ဆက်တင်များခင်ဗျား
RTL ဘောင်များမှတဆင့် parameter editor တွင်ပြုလုပ်ထားသည်။

ဇယား 47. HDMI RX ထိပ်တန်း ကန့်သတ်ချက်များ

ကန့်သတ်ချက် တန်ဖိုး ဖော်ပြချက်
SUPPORT_DEEP_COLOR • 0- နက်ရှိုင်းသောအရောင်မရှိပါ။
• 1- နက်နဲသောအရောင်		 core သည် နက်ရှိုင်းသော အရောင်ဖော်မတ်များကို ကုဒ်သွင်းနိုင်၊ မရှိ ဆုံးဖြတ်သည်။
ပံ့ပိုးကူညီမှု_AUXILIARY • 0- AUX မရှိပါ။
• 1- AUX		 အရန်ချန်နယ် ကုဒ်ထည့်ခြင်း ရှိ၊ မရှိ ဆုံးဖြတ်ပါ။
SYMBOLS_PER_CLOCK 8 Intel Arria 8 စက်များအတွက် နာရီတစ်လုံးလျှင် သင်္ကေတ ၈ ခုကို ပံ့ပိုးပေးသည်။
SUPPORT_AUDIO • 0- အသံမရှိပါ။
• 1- အသံ		 core သည် အသံကို ကုဒ်သွင်းနိုင်၊ မရှိ ဆုံးဖြတ်သည်။
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition) ၃ (မူရင်းတန်ဖိုး) EDID RAM အရွယ်အစား၏ အခြေခံ 2 မှတ်တမ်း။
BITEC_DAUGHTER_CARD_REV • 0- မည်သည့် Bitec HDMI သမီးငယ်ကတ်ကိုမျှ ပစ်မှတ်မထားပါ။
• 4- Bitec HDMI သတို့သမီးကတ် တည်းဖြတ်မှု 4 ကို ပံ့ပိုးသည်။
• 6- Bitec HDMI သတို့သမီးကတ် တည်းဖြတ်မှု 6 ကို ပစ်မှတ်ထားခြင်းဖြစ်သည်။
•11- Bitec HDMI သမီးငယ်ကတ် တည်းဖြတ်မှု 11 ကို ပစ်မှတ်ထားနေသည် (မူလ)		 Bitec HDMI သတို့သမီးကတ်၏ ပြန်လည်ပြင်ဆင်မှုကို သတ်မှတ်သည်။ တည်းဖြတ်မှုကို သင်ပြောင်းလဲသောအခါ၊ ဒီဇိုင်းသည် Bitec HDMI သမီးကတ် လိုအပ်ချက်များအရ transceiver ချန်နယ်များကို လဲလှယ်နိုင်ပြီး polarity ကို ပြောင်းပြန်လှန်နိုင်သည်။ BITEC_DAUGHTER_CARD_REV ဘောင်ကို 0 အဖြစ် သတ်မှတ်ပါက၊ ဒီဇိုင်းသည် transceiver ချန်နယ်များနှင့် polarity ကို ပြောင်းလဲမှုတစ်စုံတစ်ရာ ပြုလုပ်မည်မဟုတ်ပါ။
POLARITY_INVERSION • 0- polarity ပြောင်းပြန်
• 1- polarity ပြောင်းမထားပါ။		 ထည့်သွင်းဒေတာ၏ ဘစ်တစ်ခုစီ၏တန်ဖိုးကို ပြောင်းပြန်လှန်ရန် ဤကန့်သတ်ချက်ကို 1 ဟု သတ်မှတ်ပါ။ ဤကန့်သတ်ချက်အား 1 သို့သတ်မှတ်ခြင်းသည် RX transceiver ၏ 4'b1111 အား rx_polinv port သို့ ပေးသည်။

ဇယား 48. HDMI TX ထိပ်တန်း ကန့်သတ်ချက်များ

ကန့်သတ်ချက် တန်ဖိုး ဖော်ပြချက်
USE_FPLL 1 Intel Cyclone® 10 GX စက်များအတွက်သာ TX PLL အဖြစ် fPLL ကို ပံ့ပိုးပေးသည်။ ဤသတ်မှတ်ချက်ကို 1 တွင် အမြဲသတ်မှတ်ပါ။
SUPPORT_DEEP_COLOR • 0- နက်ရှိုင်းသောအရောင်မရှိပါ။
• 1- နက်နဲသောအရောင်		 core သည် နက်ရှိုင်းသော အရောင်ဖော်မတ်များကို ကုဒ်သွင်းနိုင်၊ မရှိ ဆုံးဖြတ်သည်။
ပံ့ပိုးကူညီမှု_AUXILIARY • 0- AUX မရှိပါ။
• 1- AUX		 အရန်ချန်နယ် ကုဒ်ထည့်ခြင်း ရှိ၊ မရှိ ဆုံးဖြတ်ပါ။
SYMBOLS_PER_CLOCK 8 Intel Arria 8 စက်များအတွက် နာရီတစ်လုံးလျှင် သင်္ကေတ ၈ ခုကို ပံ့ပိုးပေးသည်။
ဆက်ရန်…
ကန့်သတ်ချက် တန်ဖိုး ဖော်ပြချက်
SUPPORT_AUDIO • 0- အသံမရှိပါ။
• 1- အသံ		 core သည် အသံကို ကုဒ်သွင်းနိုင်၊ မရှိ ဆုံးဖြတ်သည်။
BITEC_DAUGHTER_CARD_REV • 0- မည်သည့် Bitec HDMI သမီးငယ်ကတ်ကိုမျှ ပစ်မှတ်မထားပါ။
• 4- Bitec HDMI သတို့သမီးကတ် တည်းဖြတ်မှု 4 ကို ပံ့ပိုးသည်။
• 6- Bitec HDMI သတို့သမီးကတ် တည်းဖြတ်မှု 6 ကို ပစ်မှတ်ထားခြင်းဖြစ်သည်။
• 11- Bitec HDMI သတို့သမီးကတ် တည်းဖြတ်မှု 11 ကို ပစ်မှတ်ထားခြင်း (မူလ)		 Bitec HDMI သတို့သမီးကတ်၏ ပြန်လည်ပြင်ဆင်မှုကို သတ်မှတ်သည်။ တည်းဖြတ်မှုကို သင်ပြောင်းလဲသောအခါ၊ ဒီဇိုင်းသည် Bitec HDMI သမီးကတ် လိုအပ်ချက်များအရ transceiver ချန်နယ်များကို လဲလှယ်နိုင်ပြီး polarity ကို ပြောင်းပြန်လှန်နိုင်သည်။ BITEC_DAUGHTER_CARD_REV ဘောင်ကို 0 အဖြစ် သတ်မှတ်ပါက၊ ဒီဇိုင်းသည် transceiver ချန်နယ်များနှင့် polarity ကို ပြောင်းလဲမှုတစ်စုံတစ်ရာ ပြုလုပ်မည်မဟုတ်ပါ။
POLARITY_INVERSION • 0- polarity ပြောင်းပြန်
• 1- polarity ပြောင်းမထားပါ။		 ထည့်သွင်းဒေတာ၏ ဘစ်တစ်ခုစီ၏တန်ဖိုးကို ပြောင်းပြန်လှန်ရန် ဤကန့်သတ်ချက်ကို 1 ဟု သတ်မှတ်ပါ။ ဤကန့်သတ်ချက်ကို 1 သို့သတ်မှတ်ခြင်းသည် TX transceiver ၏ 4'b1111 အား tx_polinv ဆိပ်ကမ်းသို့ ပေးသည်။

၂
HDMI Intel FPGA IP ဒီဇိုင်း example သည် HDMI 2.0b စွမ်းရည်ရှိပြီး ပုံမှန် HDMI ဗီဒီယိုစီးကြောင်းအတွက် လှည့်ပတ်သရုပ်ပြမှုကို လုပ်ဆောင်သည်။
ဟာ့ဒ်ဝဲစမ်းသပ်မှုကို လုပ်ဆောင်ရန်၊ HDMI ချိတ်ဆက်နိုင်သော ဂရပ်ဖစ်ကတ်ကဲ့သို့သော HDMI-ဖွင့်ထားသော စက်ပစ္စည်းကို Transceiver Native PHY RX ဘလောက်နှင့် HDMI စုပ်ခွက်သို့ ချိတ်ဆက်ပါ။
ထည့်သွင်းမှု။

  1. HDMI sink သည် port ကို standard video stream တစ်ခုအဖြစ် decode လုပ်ကာ clock recovery core သို့ ပို့ပေးပါသည်။
  2. HDMI RX core သည် DCFIFO မှတဆင့် HDMI TX core နှင့်အပြိုင် ပြန်လှည့်ပတ်ရန် ဗီဒီယို၊ အရန်နှင့် အသံဒေတာကို ကုဒ်လုပ်သည်။
  3. FMC သမီးကတ်၏ HDMI ရင်းမြစ်အပေါက်သည် ပုံရိပ်ကို မော်နီတာတစ်ခုသို့ ပို့လွှတ်သည်။

မှတ်ချက် -
သင်သည် အခြားသော Intel FPGA ဖွံ့ဖြိုးတိုးတက်ရေးဘုတ်အဖွဲ့ကို အသုံးပြုလိုပါက၊ သင်သည် စက်၏တာဝန်များနှင့် ပင်နံပါတ်တာဝန်များကို ပြောင်းလဲရပါမည်။ transceiver analog ဆက်တင်ကို Intel Arria 10 FPGA ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာအစုံနှင့် Bitec HDMI 2.0 သမီးကတ်အတွက် စမ်းသပ်ထားသည်။ သင့်ကိုယ်ပိုင်ဘုတ်အတွက် ဆက်တင်များကို သင်ပြင်ဆင်နိုင်သည်။

Table 49. On-board Push Button နှင့် User LED Functions

ခလုတ်/LED လုပ်ဆောင်ချက်
cpu_resetn စနစ်ပြန်လည်သတ်မှတ်ရန် တစ်ကြိမ်နှိပ်ပါ။
user_pb[0] HPD အချက်ပြမှုကို ပုံမှန် HDMI အရင်းအမြစ်သို့ ပြောင်းရန် တစ်ကြိမ်နှိပ်ပါ။
user_pb[1] • DVI ကုဒ်နံပါတ်အချက်ပြမှုကို ပေးပို့ရန် TX core အား ညွှန်ကြားရန် နှိပ်ပြီး ဖိထားပါ။
• HDMI ကုဒ်သွင်းထားသော အချက်ပြကို ပေးပို့ရန် လွှတ်ပါ။
user_pb[2] • ဘေးဘန်းအချက်ပြမှုများမှ InfoFrames ပေးပို့ခြင်းကို ရပ်ရန် TX core အား ညွှန်ကြားရန် ဖိထားပြီး ဖိထားပါ။
• ဘေးဘန်းအချက်ပြမှုများမှ InfoFrames များ ပြန်လည်ပေးပို့ခြင်းကို ပြန်လည်စတင်ရန် ထုတ်ဝေပါ။
USER_LED[0] RX HDMI PLL လော့ခ်ချမှု အခြေအနေ။
• 0 = သော့ဖွင့်ထားသည်။
• 1 = သော့ခတ်ထားသည်။
USER_LED[1] RX transceiver အဆင်သင့်အနေအထား။
ဆက်ရန်…
ခလုတ်/LED လုပ်ဆောင်ချက်
• 0 = အဆင်သင့်မဖြစ်သေးပါ။
• 1 = အဆင်သင့်
USER_LED[2] RX HDMI core လော့ခ်အခြေအနေ။
• 0 = အနည်းဆုံး ချန်နယ် 1 ခု လော့ခ်ဖွင့်ထားသည်။
• 1 = ချန်နယ် 3 ခုစလုံး လော့ခ်ချထားသည်။
USER_LED[3] RX များampling အနေအထား။
• 0 = Non-oversampဦးဆောင်သည် (Intel Arria 1,000 စက်တွင် ဒေတာနှုန်း > 10 Mbps)
• 1 = Oversampဦးဆောင်သည် (Intel Arria 100 စက်တွင် ဒေတာနှုန်း < 10 Mbps)
USER_LED[4] TX HDMI PLL လော့ခ်ချမှု အခြေအနေ။
• 0 = သော့ဖွင့်ထားသည်။
• 1 = သော့ခတ်ထားသည်။
USER_LED[5] TX transceiver အဆင်သင့်အနေအထား။
• 0 = အဆင်သင့်မဖြစ်သေးပါ။
• 1 = အဆင်သင့်
USER_LED[6] TX transceiver PLL လော့ခ်ချမှု အခြေအနေ။
• 0 = သော့ဖွင့်ထားသည်။
• 1 = သော့ခတ်ထားသည်။
USER_LED[7] TX များampling အနေအထား။
• 0 = Non-oversampဦးဆောင်သည် (Intel Arria 1,000 စက်တွင် ဒေတာနှုန်း > 10 Mbps)
• 1 = Oversampဦးဆောင်သည် (Intel Arria 1,000 စက်တွင် ဒေတာနှုန်း < 10 Mbps)

၂.၃။ သရုပ်သကန်စမ်းသပ်ခုံ
Simulation testbench သည် HDMI TX serial loopback ကို RX core သို့တုပသည်။
မှတ်ချက် -
Include I2C ကန့်သတ်ဘောင်ကို ဖွင့်ထားခြင်းဖြင့် ဤ simulation testbench ကို ဒီဇိုင်းများအတွက် ပံ့ပိုးမထားပါ။

3. HDMI 2.0 ဒီဇိုင်းထွample (ပံ့ပိုးမှု FRL = 0)
683156 | 2022.12.27
ပုံ 28. HDMI Intel FPGA IP Simulation Testbench Block Diagram

intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Block Diagram ၁

ဇယား 50. Testbench အစိတ်အပိုင်းများ

အစိတ်အပိုင်း ဖော်ပြချက်
ဗီဒီယို TPG ဗီဒီယိုစမ်းသပ်မှုပုံစံ ဂျင်နရေတာ (TPG) သည် ဗီဒီယိုလှုံ့ဆော်မှုကို ပံ့ပိုးပေးသည်။
အသံ Sample ဗိုလ်ချုပ် အသံဖိုင် ၎ample generator သည် audio s ကိုပေးသည်။ample နှိုးဆွသည်။ အသံချန်နယ်မှတဆင့် ထုတ်လွှင့်မည့် တိုးမြှင့်စမ်းသပ်ဒေတာပုံစံကို ဂျင်နရေတာမှ ထုတ်ပေးသည်။
Aux Sample ဗိုလ်ချုပ် aux sample generator သည် auxiliary s ကိုထောက်ပံ့ပေးသည်။ample နှိုးဆွသည်။ Generator သည် transmitter မှ ပေးပို့မည့် ပုံသေဒေတာကို ထုတ်ပေးပါသည်။
CRC စစ်ဆေးခြင်း။ ဤစစ်ဆေးမှုသည် TX transceiver ပြန်လည်ရယူထားသော နာရီကြိမ်နှုန်းသည် လိုချင်သောဒေတာနှုန်းနှင့် ကိုက်ညီမှုရှိမရှိ စစ်ဆေးပေးပါသည်။
အသံဒေတာစစ်ဆေးခြင်း။ အသံဒေတာစစ်ဆေးမှုသည် တိုးလာနေသည့် စမ်းသပ်ဒေတာပုံစံကို လက်ခံရရှိပြီး မှန်ကန်စွာ ကုဒ်လုပ်ထားခြင်းရှိမရှိ နှိုင်းယှဉ်စစ်ဆေးသည်။
Aux ဒေတာစစ်ဆေးခြင်း။ aux data check သည် မျှော်မှန်းထားသည့် aux data ကို လက်ခံရရှိပြီး လက်ခံသူဘက်မှ မှန်ကန်စွာ ကုဒ်လုပ်ထားခြင်းရှိမရှိ နှိုင်းယှဉ်ပါသည်။

HDMI simulation testbench သည် အောက်ပါ အတည်ပြုစစ်ဆေးမှုများကို လုပ်ဆောင်သည်-

HDMI လုပ်ဆောင်ချက် စိစစ်ခြင်း။
ဗီဒီယိုဒေတာ • testbench သည် input နှင့် output ဗီဒီယိုအပေါ် CRC စစ်ဆေးခြင်းကိုလုပ်ဆောင်သည်။
• ၎င်းသည် လက်ခံရရှိထားသော ဗီဒီယိုဒေတာတွင် တွက်ချက်ထားသော CRC နှင့် ထုတ်လွှင့်သည့်ဒေတာ၏ CRC တန်ဖိုးကို စစ်ဆေးသည်။
• ထို့နောက်လက်ခံသူထံမှတည်ငြိမ်သော V-SYNC အချက်ပြမှု 4 ခုကိုတွေ့ရှိပြီးနောက် testbench သည်စစ်ဆေးခြင်းကိုလုပ်ဆောင်သည်။
အရန်ဒေတာ • အဆိုပါ aux sample generator သည် transmitter မှ ပေးပို့မည့် ပုံသေဒေတာကို ထုတ်ပေးသည်။
• လက်ခံသူဘက်တွင်၊ ဂျင်နရေတာသည် မျှော်လင့်ထားသည့် အရန်ဒေတာကို လက်ခံရရှိပြီး ကုဒ်ကုဒ်မှန်ကန်ခြင်းရှိမရှိ နှိုင်းယှဉ်သည်။
အသံဒေတာ • အဆိုပါအသံ sample generator သည် အသံချန်နယ်မှတဆင့် ထုတ်လွှင့်ရန် တိုးမြင့်လာသော စမ်းသပ်ဒေတာပုံစံကို ထုတ်ပေးသည်။
• လက်ခံသူဘက်တွင်၊ အသံဒေတာစစ်ဆေးသူသည် တိုးမြင့်လာသောစမ်းသပ်ဒေတာပုံစံကို လက်ခံရရှိပြီး ကုဒ်ဖြင့်မှန်ကန်မှုရှိမရှိ စစ်ဆေးပြီး နှိုင်းယှဉ်ပါသည်။

အောင်မြင်သော သရုပ်ဖော်မှုတစ်ခုသည် အောက်ပါမက်ဆေ့ချ်ဖြင့် အဆုံးသတ်သည်-
# SYMBOLS_PER_CLOCK = ၂
# VIC = ၄
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = ၄၈
# AUDIO_CHANNEL = ၈
# သရုပ်သကန်လွန်

ဇယား 51. HDMI Intel FPGA IP ဒီဇိုင်း Example ပံ့ပိုးထားသော Simulators

Simulator Verilog HDL VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition ဟုတ်ကဲ့ ဟုတ်ကဲ့
VCS/VCS MX ဟုတ်ကဲ့ ဟုတ်ကဲ့
Riviera-PRO ဟုတ်ကဲ့ ဟုတ်ကဲ့
Xcelium Parallel ဟုတ်ကဲ့ မရှိ

၂.၁၆။ သင့်ဒီဇိုင်းကို အဆင့်မြှင့်တင်ခြင်း။
ဇယား 52. HDMI ဒီဇိုင်းထွample ယခင် Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲဗားရှင်းနှင့် လိုက်ဖက်မှုရှိခြင်း။

ဒီဇိုင်းထွample Variant Intel Quartus Prime Pro Edition 20.3 သို့ အဆင့်မြှင့်တင်နိုင်မှု
HDMI 2.0 ဒီဇိုင်းထွample (ပံ့ပိုးမှု FRL = 0) မရှိ

လိုက်ဖက်မှုမရှိသော ဒီဇိုင်းဟောင်းများအတွက်amples၊ သင်သည် အောက်ပါတို့ကို လုပ်ဆောင်ရန် လိုအပ်သည်-

  1. ဒီဇိုင်းဟောင်းကို ဖန်တီးပါ။ample လက်ရှိ Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲလ်ဗားရှင်းတွင် သင့်လက်ရှိဒီဇိုင်း၏ တူညီသောပုံစံများကို အသုံးပြုထားသည်။
  2. ဒီဇိုင်းတစ်ခုလုံးကို နှိုင်းယှဉ်ပါ။ampဒီဇိုင်း ex နှင့်အတူ le directoryampယခင် Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲဗားရှင်းကို အသုံးပြု၍ ထုတ်လုပ်ခဲ့သည်။ Port အပေါ်မှာ အပြောင်းအလဲတွေ တွေ့ရတယ်။

HDCP ကျော် HDMI 2.0/2.1 ဒီဇိုင်းထွample

HDCP over HDMI ဟာ့ဒ်ဝဲ ဒီဇိုင်း example သည် သင့်အား HDCP အင်္ဂါရပ်၏ လုပ်ဆောင်နိုင်စွမ်းကို အကဲဖြတ်ရန် ကူညီပေးပြီး သင်၏ Intel Arria 10 ဒီဇိုင်းများတွင် အင်္ဂါရပ်ကို အသုံးပြုနိုင်သည်။
မှတ်ချက် -
HDCP အင်္ဂါရပ်သည် Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲလ်တွင် မပါဝင်ပါ။ HDCP အင်္ဂါရပ်ကို အသုံးပြုရန်၊ Intel တွင် ဆက်သွယ်ပါ။ https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

၄.၁။ High-bandwidth ဒစ်ဂျစ်တယ်အကြောင်းအရာကာကွယ်ရေး (HDCP)
High-bandwidth ဒစ်ဂျစ်တယ်အကြောင်းအရာကာကွယ်ရေး (HDCP) သည် အရင်းအမြစ်ပြသမှုကြားတွင် လုံခြုံသောချိတ်ဆက်မှုကိုဖန်တီးရန် ဒစ်ဂျစ်တယ်အခွင့်အရေးကာကွယ်မှုပုံစံတစ်ခုဖြစ်သည်။
Intel သည် Digital Content Protection LLC အဖွဲ့မှ လိုင်စင်ရထားသည့် မူရင်းနည်းပညာကို ဖန်တီးခဲ့သည်။ HDCP သည် အသံ/ဗီဒီယိုစီးကြောင်းကို အသံလွှင့်စက်နှင့် လက်ခံသူကြားတွင် ကုဒ်ဝှက်ထားကာ တရားမဝင်ကူးယူခြင်းမှ ကာကွယ်ပေးသည့် ကော်ပီကာကွယ်ရေးနည်းလမ်းတစ်ခုဖြစ်သည်။
HDCP အင်္ဂါရပ်များသည် HDCP သတ်မှတ်ချက်ဗားရှင်း 1.4 နှင့် HDCP သတ်မှတ်ချက်ဗားရှင်း 2.3 တို့ကို လိုက်နာသည်။
HDCP 1.4 နှင့် HDCP 2.3 IP များသည် ကုဒ်ဝှက်ထားသော IP ပြင်ပမှ လျှို့ဝှက်တန်ဖိုးများ (ဥပမာ သီးသန့်သော့နှင့် ဆက်ရှင်သော့ကဲ့သို့သော) မရရှိဘဲ ဟာ့ဒ်ဝဲ အူဂျစ်အတွင်း တွက်ချက်မှုအားလုံးကို လုပ်ဆောင်ပါသည်။

ဇယား 53. HDCP IP လုပ်ဆောင်ချက်များ

HDCP IP လုပ်ဆောင်ချက်များ
HDCP 1.4 IP • စစ်မှန်ကြောင်းအထောက်အထားဖလှယ်ခြင်း။
- မာစတာကီး (Km) တွက်ချက်ခြင်း
- ကျပန်း An ၏မျိုးဆက်
- session key (Ks), M0 နှင့် R0 တို့ကို တွက်ချက်ခြင်း။
• repeater ဖြင့် စစ်မှန်ကြောင်းအထောက်အထားပြခြင်း။
- V နှင့် V ကို တွက်ချက်ခြင်းနှင့် စစ်ဆေးခြင်း
• ချိတ်ဆက်မှု ခိုင်မာမှု အတည်ပြုခြင်း။
- ဖရိမ်ကီး (Ki)၊ Mi နှင့် Ri တို့ကို တွက်ချက်ခြင်း။
ဆက်ရန်…

Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်ကိုလက်ဝယ်ထားသည်။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။
*အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။

ISO
၁၁:၄၂
မှတ်ပုံတင်ထားသည်။

HDCP IP လုပ်ဆောင်ချက်များ
• hdcpBlockCipher၊ hdcpStreamCipher၊ hdcpRekeyCipher နှင့် hdcpRngCipher အပါအဝင် cipher မုဒ်များအားလုံး
• မူရင်း ကုဒ်ဝှက်ခြင်း အခြေအနေ အချက်ပြခြင်း (DVI) နှင့် အဆင့်မြှင့်ထားသော ကုဒ်ဝှက်ခြင်း အခြေအနေ အချက်ပြခြင်း (HDMI)
• စစ်မှန်သောကျပန်းနံပါတ်မီးစက် (TRNG)
- ဟာ့ဒ်ဝဲအခြေခံ၊ အပြည့်အဝဒစ်ဂျစ်တယ်အကောင်အထည်ဖော်မှုနှင့် အဆုံးအဖြတ်မရှိသော ကျပန်းနံပါတ် မီးစက်
HDCP 2.3 IP • Master Key (km), Session Key (ks) နှင့် nonce (rn, riv) မျိုးဆက်
— NIST.SP800-90A ကျပန်းနံပါတ်မျိုးဆက်နှင့် ကိုက်ညီသည်။
• စစ်မှန်ကြောင်းအထောက်အထားပြခြင်းနှင့် သော့လဲလှယ်ခြင်း။
— NIST.SP800-90A ကျပန်းနံပါတ်မျိုးဆက်နှင့် လိုက်လျောညီထွေရှိသော rtx နှင့် rrx အတွက် ကျပန်းနံပါတ်များ ထုတ်ပေးခြင်း
- DCP အများသူငှာသော့ (kpubdcp) ကို အသုံးပြု၍ လက်ခံသူလက်မှတ် (certrx) ၏ လက်မှတ်အတည်ပြုခြင်း
— 3072 ဘစ် RSASSA-PKCS#1 v1.5
— RSAES-OAEP (PKCS#1 v2.1) Master Key ၏ ကုဒ်ဝှက်ခြင်းနှင့် စာဝှက်ခြင်း (ကီလိုမီတာ)
— AES-CTR မုဒ်ကို အသုံးပြု၍ kd (dkey0, dkey1) ၏ဆင်းသက်လာခြင်း
- H နှင့် H ကို တွက်ချက်ခြင်းနှင့် စစ်ဆေးခြင်း
- Ekh (ကီလိုမီတာ) နှင့် ကီလိုမီတာ (တွဲချိတ်ခြင်း) တွက်ချက်ခြင်း
• repeater ဖြင့် စစ်မှန်ကြောင်းအထောက်အထားပြခြင်း။
- V နှင့် V ကို တွက်ချက်ခြင်းနှင့် စစ်ဆေးခြင်း
- M နှင့် M ကို တွက်ချက်ခြင်းနှင့် စစ်ဆေးခြင်း
• စနစ်ပြန်လည်ရှင်သန်နိုင်မှု (SRM)
- kpubdcp ကို အသုံးပြု၍ SRM လက်မှတ်အတည်ပြုခြင်း။
— 3072 ဘစ် RSASSA-PKCS#1 v1.5
• Session Key လဲလှယ်ခြင်း။
• Edkey(ks) နှင့် riv ၏ မျိုးဆက်နှင့် တွက်ချက်မှု။
• AES-CTR မုဒ်ကို အသုံးပြု၍ dkey2 ၏ဆင်းသက်လာခြင်း
• နေရာဒေသ စစ်ဆေးခြင်း။
- L နှင့် L' ကိုတွက်ချက်ခြင်းနှင့်စစ်ဆေးခြင်း
- nonce (rn) မျိုးဆက်၊
• ဒေတာစီးကြောင်းစီမံခန့်ခွဲမှု
— AES-CTR မုဒ်အခြေခံသော့စီးကြောင်းမျိုးဆက်
• Asymmetric crypto algorithms
- 1024 (kpubrx) နှင့် 3072 (kpubdcp) bits ရှိသော မော်ဒူလပ်အရှည်ရှိသော RSA
— 512 (kprivrx) ဘစ်များနှင့် ထပ်ကိန်းအရှည် 512 (kprivrx) ဘစ်များပါရှိသော RSA-CRT (Chinese Remainder Theorem)
• အဆင့်နိမ့် ကုဒ်ဝှက်စနစ် လုပ်ဆောင်ချက်
- Symmetric crypto algorithms
• 128 bits သော့အရှည်ရှိသော AES-CTR မုဒ်
- Hash၊ MGF နှင့် HMAC အယ်လဂိုရီသမ်များ
• SHA256
• HMAC-SHA256
• MGF1-SHA256
- စစ်မှန်သောကျပန်းနံပါတ်မီးစက် (TRNG)
• NIST.SP800-90A နှင့် ကိုက်ညီသည်။
• ဟာ့ဒ်ဝဲအခြေခံ၊ အပြည့်အဝဒစ်ဂျစ်တယ်အကောင်အထည်ဖော်မှုနှင့် အဆုံးအဖြတ်မရှိသော ကျပန်းနံပါတ် မီးစက်

၄.၁.၁။ HDCP Over HDMI ဒီဇိုင်း Example ဗိသုကာပညာ
HDMI သို့မဟုတ် အခြားသော HDCP-ကာကွယ်ထားသော ဒစ်ဂျစ်တယ်အင်တာဖေ့စ်များမှတဆင့် ချိတ်ဆက်ထားသော စက်ပစ္စည်းများကြား ဒေတာကို ပို့လွှတ်သောကြောင့် HDCP အင်္ဂါရပ်သည် ဒေတာကို ကာကွယ်ပေးသည်။
HDCP-protected စနစ်များတွင် စက်သုံးမျိုးပါဝင်သည်-

4. HDCP Over HDMI 2.0/2.1 ဒီဇိုင်းထွample
683156 | 2022.12.27
• အရင်းအမြစ်များ (TX)
• Sinks (RX)
• Repeaters
ဒီဒီဇိုင်း example သည် ဒေတာလက်ခံသည်၊ စာဝှက်ပေးသည်၊ ထို့နောက် ဒေတာကို ပြန်လည်ကုဒ်ဝှက်ကာ၊ နောက်ဆုံးတွင် ဒေတာပြန်ပို့သည့် ထပ်တူထပ်ကိရိယာတွင် HDCP စနစ်အား သရုပ်ပြသည်။ Repeaters များတွင် HDMI အဝင်များနှင့် အထွက်များ ပါရှိပါသည်။ ၎င်းသည် HDMI sink နှင့် source အကြား တိုက်ရိုက် HDMI ဗီဒီယိုစီးကြောင်းဖြတ်သန်းမှုကို လုပ်ဆောင်ရန် FIFO buffers ကို ချက်ခြင်းလုပ်ဆောင်စေသည်။ FIFO ကြားခံများကို Video and Image Processing (VIP) Suite IP cores များဖြင့် အစားထိုးခြင်းဖြင့် ဗီဒီယိုများကို ပိုမိုကြည်လင်ပြတ်သားသည့်ဖော်မတ်သို့ ပြောင်းခြင်းကဲ့သို့သော အချက်ပြလုပ်ဆောင်မှုအချို့ကို လုပ်ဆောင်နိုင်သည်။

ပုံ 29. HDCP Over HDMI Design Example Block Diagram

intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Block Diagram ၁

ဒီဇိုင်းဟောင်း၏ ဗိသုကာလက်ရာများနှင့် ပတ်သက်၍ အောက်ပါဖော်ပြချက်ampHDMI ဒီဇိုင်း ex ကျော် HDCP နှင့် ဆက်စပ်သည်။ample block diagram ပံ့ပိုးသည့်အခါ FRL = 1 သို့မဟုတ်
HDCP ကီးစီမံခန့်ခွဲမှုကို ပံ့ပိုးပေးသည် = 1၊ ဒီဇိုင်းဟောင်းample hierarchy သည် စာမျက်နှာ 29 ရှိ ပုံ 95 နှင့် အနည်းငယ်ကွာခြားသော်လည်း အခြေခံ HDCP လုပ်ဆောင်ချက်များသည် ဆက်လက်တည်ရှိနေပါသည်။
အတူတူပါပဲ။

  1. HDCP1x နှင့် HDCP2x တို့သည် HDMI Intel FPGA IP ကန့်သတ်ချက် တည်းဖြတ်မှုမှတစ်ဆင့် ရရှိနိုင်သော IP များဖြစ်သည်။ ကန့်သတ်မှု တည်းဖြတ်မှုတွင် HDMI IP ကို ​​ပြင်ဆင်သတ်မှတ်သောအခါ၊ သင်သည် HDCP1x သို့မဟုတ် HDCP2x သို့မဟုတ် IP နှစ်ခုလုံးကို စနစ်ခွဲ၏ အစိတ်အပိုင်းအဖြစ် ဖွင့်နိုင်ပြီး ထည့်သွင်းနိုင်သည်။ HDCP IP နှစ်ခုလုံးကို ဖွင့်ထားခြင်းဖြင့်၊ HDMI IP သည် HDCP2x နှင့် HDCP1x IP များကို နောက်ကြောင်းပြန်ချိတ်ဆက်ထားသည့် cascade topology တွင် သူ့ဘာသာသူ configure လုပ်ပါသည်။
    • HDMI TX ၏ HDCP egress interface သည် ကုဒ်မထားသော အသံဗီဒီယိုဒေတာကို ပေးပို့သည်။
    • ကုဒ်မထားသောဒေတာကို လက်ရှိ HDCP ပိတ်ဆို့ခြင်းဖြင့် ကုဒ်ဝှက်ပြီး လင့်ခ်မှတစ်ဆင့် ထုတ်လွှင့်ရန်အတွက် HDCP Ingress အင်တာဖေ့စ်ပေါ်ရှိ HDMI TX သို့ ပြန်လည်ပေးပို့သည်။
    • အထောက်အထားစိစစ်ခြင်းမာစတာထိန်းချုပ်သူအနေဖြင့် CPU စနစ်ခွဲသည် HDCP TX IP များထဲမှတစ်ခုသာအချိန်မရွေးအသက်ဝင်နေပြီး အခြားတစ်ခုသည် passive ဖြစ်နေကြောင်းသေချာစေသည်။
    • အလားတူပင်၊ HDCP RX သည် ပြင်ပ HDCP TX မှရရှိသော လင့်ခ်မှရရှိသောဒေတာကိုလည်း စာဝှက်ပေးပါသည်။
  2. သင်သည် HDCP IP များကို ဒစ်ဂျစ်တယ်အကြောင်းအရာကာကွယ်ရေး (DCP) မှထုတ်ပေးသည့် ထုတ်လုပ်ရေးသော့များဖြင့် ပရိုဂရမ်ပြုလုပ်ရန် လိုအပ်သည်။ အောက်ပါသော့များကို တင်ပါ-
    ဇယား 54။ DCP မှထုတ်ပေးသော ထုတ်လုပ်မှုသော့များ
    HDCP TX/RX သော့များ
    HDCP2x TX 16 bytes- Global Constant (lc128)
    RX • 16 bytes (TX ကဲ့သို့ပင်)- Global Constant (lc128)
    • 320 bytes- RSA သီးသန့်ကီး (kprivrx)
    • 522 bytes- RSA အများသူငှာသော့လက်မှတ် (certrx)
    HDCP1x TX • 5 bytes- TX Key ရွေးချယ်မှု Vector (Aksv)
    • 280 bytes- TX သီးသန့်ကိရိယာခလုတ်များ (Akeys)
    RX • 5 bytes- RX Key ရွေးချယ်မှု Vector (Bksv)
    • 280 bytes- RX သီးသန့်ကိရိယာခလုတ်များ (Bkeys)

    ဒီဇိုင်းဟောင်းample သည် ရိုးရှင်းသော dual-port၊ dual-clock synchronous RAM အဖြစ် အဓိကမှတ်ဉာဏ်များကို အကောင်အထည်ဖော်သည်။ HDCP2x TX ကဲ့သို့သော သေးငယ်သော သော့အရွယ်အစားအတွက်၊ IP သည် ပုံမှန်ယုတ္တိဗေဒအရ မှတ်ပုံတင်မှုများကို အသုံးပြု၍ သော့မှတ်ဉာဏ်ကို အကောင်အထည်ဖော်သည်။
    မှတ်ချက်- Intel သည် ဒီဇိုင်းဟောင်းနှင့် HDCP ထုတ်လုပ်မှုသော့များကို မပေးဆောင်ပါ။ampမည်သည့်အခြေအနေမျိုးတွင်မဆို le သို့မဟုတ် Intel FPGA IP များ။ HDCP IPs သို့မဟုတ် ဒီဇိုင်းဟောင်းကို အသုံးပြုရန်ampထို့ကြောင့် သင်သည် HDCP လက်ခံသူဖြစ်လာပြီး ဒစ်ဂျစ်တယ်အကြောင်းအရာကာကွယ်ရေး LLC (DCP) မှ ထုတ်လုပ်သည့်သော့များကို တိုက်ရိုက်ရယူရပါမည်။
    ဒီဇိုင်းကို run ဖို့ exampသော့မမ်မိုရီကို တည်းဖြတ်ပါ။ files သည် ပြင်ပသိုလှောင်မှုကိရိယာမှ ထုတ်လုပ်မှုသော့များကို လုံခြုံစွာဖတ်ရှုရန်နှင့် လည်ပတ်နေချိန်၌ သော့အမှတ်တရများထဲသို့ ရေးသွင်းရန် ထုတ်လုပ်မှုသော့များထည့်သွင်းရန် သို့မဟုတ် ယုတ္တိဗေဒလုပ်ကွက်များကို အကောင်အထည်ဖော်ရန် ပေါင်းစပ်ချိန်ဖြစ်သည်။

  3. သင်သည် HDCP2x IP တွင်အသုံးပြုသည့် ကုဒ်ဝှက်ခြင်းလုပ်ဆောင်ချက်များကို အကြိမ်ရေ 200 MHz အထိ နာရီကြည့်နိုင်ပါသည်။ ဤနာရီ၏ ကြိမ်နှုန်းသည် မည်မျှမြန်သည်ကို ဆုံးဖြတ်သည်။
    HDCP2x စစ်မှန်ကြောင်းသက်သေပြခြင်းလုပ်ဆောင်သည်။ Nios II ပရိုဆက်ဆာအတွက် အသုံးပြုသည့် 100 MHz နာရီကို မျှဝေရန် သင်ရွေးချယ်နိုင်သော်လည်း စစ်မှန်သော latency သည် 200 MHz နာရီကို အသုံးပြုခြင်းနှင့် နှိုင်းယှဉ်ပါက နှစ်ဆတိုးမည်ဖြစ်သည်။
  4. HDCP TX နှင့် HDCP RX အကြား ဖလှယ်ရမည့် တန်ဖိုးများကို HDCP- ၏ HDMI DDC အင်တာဖေ့စ် (I2 C serial interface) မှတဆင့် ဆက်သွယ်သည်။
    ကာကွယ်ထားသော အင်တာဖေ့စ်။ HDCP RX သည် ၎င်းကို ပံ့ပိုးပေးသည့် လင့်တစ်ခုစီအတွက် I2C ဘတ်စ်ကားပေါ်တွင် ယုတ္တိကျသော ကိရိယာကို တင်ပြရပါမည်။ I2C slave ကို 0x74 ရှိသော စက်လိပ်စာဖြင့် HDCP အပေါက်အတွက် ပွားထားသည်။ ၎င်းသည် HDCP2x နှင့် HDCP1x RX IPs နှစ်ခုလုံး၏ HDCP မှတ်ပုံတင်ခြင်းအပေါက် (Avalon-MM) ကို မောင်းနှင်သည်။
  5. HDMI TX သည် RX မှ EDID ကိုဖတ်ရန်နှင့် HDMI 2.0 လည်ပတ်မှုအတွက် လိုအပ်သော SCDC ဒေတာကို RX သို့လွှဲပြောင်းရန် IC မာစတာကို အသုံးပြုသည်။ Nios II ပရိုဆက်ဆာမှ မောင်းနှင်သော အလားတူ I2C မာစတာကိုလည်း TX နှင့် RX အကြား HDCP မက်ဆေ့ချ်များကို လွှဲပြောင်းရန်အတွက်လည်း အသုံးပြုပါသည်။ I2C မာစတာကို CPU စနစ်ခွဲတွင် ထည့်သွင်းထားသည်။
  6. Nios II ပရိုဆက်ဆာသည် အထောက်အထားစိစစ်ခြင်းပရိုတိုကောတွင် မာစတာအဖြစ် လုပ်ဆောင်ပြီး HDCP2x နှင့် HDCP1x TX နှစ်ခုလုံး၏ ထိန်းချုပ်မှုနှင့် အခြေအနေမှတ်ပုံတင်ခြင်း (Avalon-MM) ကို မောင်းနှင်ပေးသည်
    အိုင်ပီများ။ ဆော့ဖ်ဝဲလ်ဒရိုက်ဗာများသည် အသိအမှတ်ပြုလက်မှတ်လက်မှတ်အတည်ပြုခြင်း၊ မာစတာကီးလဲလှယ်ခြင်း၊ နေရာဒေသစစ်ဆေးခြင်း၊ စက်ရှင်သော့လဲလှယ်ခြင်း၊ တွဲချိတ်ခြင်း၊ လင့်ခ်သမာဓိစစ်ဆေးခြင်း (HDCP1x) နှင့် ထိပ်ပိုင်းအချက်အလက်ဖြန့်ဝေခြင်းနှင့် ထုတ်လွှင့်ခြင်းဆိုင်ရာ စီမံခန့်ခွဲမှုအချက်အလက်များ ပြန့်ပွားခြင်းကဲ့သို့သော ထပ်လောင်းများနှင့်အတူ စစ်မှန်ကြောင်းအထောက်အထားပြခြင်းတို့ကို လုပ်ဆောင်ပါသည်။ ဆော့ဖ်ဝဲဒရိုက်ဗာများသည် အထောက်အထားစိစစ်ခြင်းပရိုတိုကောမှ လိုအပ်သော ကုဒ်ဝှက်ခြင်းဆိုင်ရာ လုပ်ဆောင်ချက်များကို အကောင်အထည်ဖော်ခြင်းမပြုပါ။ ယင်းအစား၊ HDCP IP ဟာ့ဒ်ဝဲသည် လျှို့ဝှက်တန်ဖိုးများကို ဝင်ရောက်ကြည့်ရှုနိုင်မည်မဟုတ်ကြောင်း သေချာစေသည့် လျှို့ဝှက်စာဝှက်လုပ်ဆောင်ချက်များအားလုံးကို လုပ်ဆောင်သည်။
    7. topology သတင်းအချက်အလက်ကို တိုက်ရိုက်ထုတ်လွှင့်ရန် လိုအပ်သည့် စစ်မှန်သော ထပ်ခါတလဲလဲ သရုပ်ပြမှုတွင်၊ Nios II ပရိုဆက်ဆာသည် HDCP2x နှင့် HDCP1x RX IP နှစ်ခုလုံး၏ Repeater Message Port (Avalon-MM) ကို မောင်းနှင်သည်။ Nios II ပရိုဆက်ဆာသည် ချိတ်ဆက်ထားသော downstream သည် HDCPcapable သို့မဟုတ် downstream ချိတ်ဆက်ခြင်းမရှိသောအခါ ၎င်းသည် RX REPEATER bit ကို 0 သို့ရှင်းလင်းပေးသည်။ downstream ချိတ်ဆက်မှုမရှိဘဲ၊ RX စနစ်သည် repeater မဟုတ်ဘဲ end-point receiver ဖြစ်လာသည်။ အပြန်အလှန်အားဖြင့်၊ Nios II ပရိုဆက်ဆာသည် RX REPEATER ဘစ်ကို 1 သို့ HDCP-capable ဖြစ်သည်ကို ထောက်လှမ်းသိရှိသောအခါ၊

၄.၂။ Nios II Processor Software Flow
Nios II ဆော့ဖ်ဝဲစီးဆင်းပုံဇယားတွင် HDMI အပလီကေးရှင်းပေါ်တွင် HDCP စစ်မှန်ကြောင်းအထောက်အထားပြထိန်းချုပ်မှုများ ပါဝင်သည်။
ပုံ 30. Nios II ပရိုဆက်ဆာ ဆော့ဖ်ဝဲလ် လမ်းကြောင်းဇယား

intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Block Diagram ၁

  1. Nios II ဆော့ဖ်ဝဲလ်သည် HDMI TX PLL၊ TX transceiver PHY၊ I2C မာစတာနှင့် ပြင်ပ TI retimer ကို အစပြုပြီး ပြန်လည်သတ်မှတ်သည်။
  2. Nios II ဆော့ဖ်ဝဲလ်သည် ဗီဒီယို ကြည်လင်ပြတ်သားမှု ပြောင်းလဲပြီး TX ပြန်လည်ဖွဲ့စည်းမှု လိုအပ်ခြင်း ရှိ၊ မရှိ ဆုံးဖြတ်ရန် RX နှုန်းထောက်လှမ်းမှု ဆားကစ်မှ မှန်ကန်သော အချက်ပြမှုကို စစ်တမ်းကောက်ယူသည်။ ဆော့ဖ်ဝဲသည် TX hot-plug ဖြစ်ရပ် ဖြစ်ပွားခြင်းရှိမရှိ ဆုံးဖြတ်ရန် TX hot-plug detect signal ကို စစ်တမ်းကောက်ယူသည်။
  3. RX rate detection circuit မှ တရားဝင်အချက်ပြမှုတစ်ခု လက်ခံရရှိသောအခါ၊ Nios II ဆော့ဖ်ဝဲသည် SCDC နှင့် HDMI RX မှ နာရီအတိမ်အနက်တန်ဖိုးများကို ဖတ်ပြီး HDMI TX PLL နှင့် transceiver PHY ပြန်လည်ဖွဲ့စည်းမှု လိုအပ်ခြင်းရှိမရှိကို ဆုံးဖြတ်ရန် တွေ့ရှိသည့်နှုန်းအပေါ် အခြေခံ၍ နာရီလှိုင်းနှုန်းကို ထုတ်ယူသည်။ TX ပြန်လည်ဖွဲ့စည်းမှု လိုအပ်ပါက၊ Nios II ဆော့ဖ်ဝဲသည် SCDC တန်ဖိုးကို ပြင်ပ RX သို့ပေးပို့ရန် I2C မာစတာအား အမိန့်ပေးသည်။ ထို့နောက် HDMI TX PLL နှင့် TX transceiver ကို ပြန်လည်ပြင်ဆင်ရန် အမိန့်ပေးသည်။
    PHY၊ နောက်တွင် စက်ကို ပြန်လည်ချိန်ညှိခြင်း၊ နှင့် အစီအစဥ်ပြန်လည်သတ်မှတ်ခြင်း။ နှုန်းထားမပြောင်းလဲပါက TX ပြန်လည်ဖွဲ့စည်းခြင်း သို့မဟုတ် HDCP ပြန်လည်စစ်မှန်ကြောင်းအထောက်အထားပြခြင်းတို့ကို မလိုအပ်ပါ။
  4. TX hot-plug ဖြစ်ရပ်တစ်ခုဖြစ်ပွားသောအခါ၊ Nios II ဆော့ဖ်ဝဲသည် SCDC တန်ဖိုးကို ပြင်ပ RX သို့ပေးပို့ရန် I2C မာစတာအား အမိန့်ပေးကာ RX မှ EDID ကိုဖတ်ပါ။
    အတွင်းပိုင်း EDID RAM ကို အပ်ဒိတ်လုပ်ပါ။ ထို့နောက် ဆော့ဖ်ဝဲလ်သည် EDID အချက်အလက်ကို အထက်ရေစီးကြောင်းသို့ ဖြန့်ဝေသည်။
  5. Nios II ဆော့ဖ်ဝဲသည် I2C မာစတာအား ပြင်ပ RX မှ offset 0x50 ကိုဖတ်ရှုရန် IXNUMXC မာစတာအား အမိန့်ပေးခြင်းဖြင့် အောက်ပိုင်းသည် HDCP စွမ်းရည်ရှိ၊ သို့မဟုတ်၊
    မဟုတ်ရင်-
    • ပြန်ပေးသော HDCP2Version တန်ဖိုးသည် 1 ဖြစ်ပါက၊ အောက်ပိုင်းသည် HDCP2xcapable ဖြစ်သည်။
    • 0x50 read တစ်ခုလုံး၏ ပြန်ပေးတန်ဖိုးသည် 0 ဖြစ်ပါက၊ downstream သည် HDCP1x-capable ဖြစ်သည်။
    • 0x50 read တစ်ခုလုံး၏ ပြန်ပေးတန်ဖိုးသည် 1's ဖြစ်ပါက၊ downstream သည် HDCP-capable သို့မဟုတ် မလှုပ်ရှားနိုင်ပါ။
    • အကယ်၍ downstream သည် ယခင်က HDCP-capable သို့မဟုတ် အသုံးမပြုနိုင်သော်လည်း လက်ရှိတွင် HDCP-capable ဖြစ်ပါက၊ software သည် REPEATER အထက်ပိုင်း (RX) ၏ REPEATER bit ကို 1 သို့ သတ်မှတ်ပြီး RX သည် ယခု repeater ဖြစ်သည်ကို ညွှန်ပြပါသည်။
    • အောက်ပိုင်းသည် ယခင်က HDCP စွမ်းရည်ရှိသော်လည်း လောလောဆယ် HDCPcapable သို့မဟုတ် အသုံးမပြုနိုင်သေးပါက၊ RX သည် ယခုအခါ အဆုံးမှတ်လက်ခံသူဖြစ်ကြောင်း ညွှန်ပြရန်အတွက် ဆော့ဖ်ဝဲသည် REPEATER ဘစ်ကို 0 သို့ သတ်မှတ်ပေးသည်။
  6. ဆော့ဖ်ဝဲလ်သည် RX လက်မှတ်လက်မှတ်အတည်ပြုခြင်း၊ မာစတာကီးလဲလှယ်ခြင်း၊ နေရာဒေသစစ်ဆေးခြင်း၊ စက်ရှင်သော့လဲလှယ်ခြင်း၊ တွဲချိတ်ခြင်း၊ ထိပ်ပိုင်းအချက်အလက်ပြန့်ပွားခြင်းကဲ့သို့သော ထပ်ခါတလဲလဲအချက်အလက်များနှင့် စစ်မှန်ကြောင်းအထောက်အထားပြခြင်းစသည့် HDCP2x စစ်မှန်ကြောင်းအထောက်အထားပြပရိုတိုကောကို စတင်သည်။
  7. စစ်မှန်သည့်အခြေအနေတွင်၊ Nios II ဆော့ဖ်ဝဲသည် ပြင်ပ RX မှ RxStatus မှတ်ပုံတင်ခြင်းကို စစ်တမ်းကောက်ယူရန် I2C မာစတာအား အမိန့်ပေးကာ REAUTH_REQ ဘစ်ကို သတ်မှတ်ထားကြောင်း ဆော့ဖ်ဝဲလ်မှ တွေ့ရှိပါက၊ ၎င်းသည် ပြန်လည်စစ်မှန်ကြောင်းစတင်ပြီး TX ကုဒ်ဝှက်ခြင်းကို ပိတ်သည်။
  8. downstream သည် repeater ဖြစ်ပြီး RxStatus register ၏ READY bit ကို 1 သို့ သတ်မှတ်ထားသောအခါ၊ ၎င်းသည် များသောအားဖြင့် downstream topology ပြောင်းလဲသွားသည်ကို ညွှန်ပြပါသည်။ ထို့ကြောင့်၊ Nios II ဆော့ဖ်ဝဲလ်သည် I2C မာစတာအား ReceiverID_List အား အောက်ပိုင်းမှဖတ်ကာ စာရင်းကိုစစ်ဆေးရန် အမိန့်ပေးသည်။ စာရင်းသည် တရားဝင်ပြီး topology error မတွေ့ပါက၊ software သည် Content Stream Management module သို့သွားပါသည်။ မဟုတ်ပါက၊ ၎င်းသည် ပြန်လည် စစ်မှန်ကြောင်း စတင်ပြီး TX ကုဒ်ဝှက်ခြင်းကို ပိတ်သည်။
  9. Nios II ဆော့ဖ်ဝဲသည် ReceiverID_List နှင့် RxInfo တန်ဖိုးများကို ပြင်ဆင်ပြီး repeater upstream (RX) ၏ Avalon-MM Repeater Message port သို့ စာရေးသည်။ ထို့နောက် RX သည် စာရင်းကို ပြင်ပ TX (အထက်ရေစီးကြောင်း) သို့ ဖြန့်ဝေသည်။
  10. ဤအချိန်တွင် စစ်မှန်ကြောင်း အထောက်အထား ပြည့်စုံပါသည်။ ဆော့ဖ်ဝဲသည် TX ကုဒ်ဝှက်ခြင်းကို ဖွင့်ပေးသည်။
  11. ဆော့ဖ်ဝဲလ်သည် သော့လဲလှယ်ခြင်းနှင့် ထပ်ခါတလဲလဲများဖြင့် စစ်မှန်ကြောင်းအထောက်အထားများ ပါဝင်သော HDCP1x စစ်မှန်ကြောင်းအထောက်အထားပြခြင်း ပရိုတိုကောကို စတင်သည်။
  12. Nios II ဆော့ဖ်ဝဲလ်သည် ပြင်ပ RX (အောက်ပိုင်း) နှင့် HDCP1x TX တို့မှ Ri' နှင့် Ri ကိုဖတ်ရှုပြီး နှိုင်းယှဉ်ခြင်းဖြင့် ချိတ်ဆက်မှုစစ်ဆေးခြင်းကို လုပ်ဆောင်သည်။ တန်ဘိုးရှိလျှင်
    မကိုက်ညီပါ၊ ၎င်းသည် ထပ်တူပြုခြင်း ဆုံးရှုံးမှုကို ညွှန်ပြပြီး ဆော့ဖ်ဝဲသည် စစ်မှန်ကြောင်းအထောက်အထားပြခြင်းနှင့် TX ကုဒ်ဝှက်ခြင်းကို ပိတ်သည်။
  13. downstream သည် repeater ဖြစ်ပြီး Bcaps register ၏ READY bit ကို 1 ဟု သတ်မှတ်ထားပါက၊ ၎င်းသည် များသောအားဖြင့် downstream topology ပြောင်းလဲသွားကြောင်း ညွှန်ပြပါသည်။ ထို့ကြောင့်၊ Nios II ဆော့ဖ်ဝဲသည် I2C မာစတာအား KSV စာရင်းတန်ဖိုးကို ရေအောက်မှဖတ်ရှုပြီး စာရင်းစစ်ဆေးရန် အမိန့်ပေးသည်။ စာရင်းသည် တရားဝင်ပြီး topology error မတွေ့ပါက၊ software သည် KSV list နှင့် Bstatus တန်ဖိုးကို ပြင်ဆင်ပြီး repeater upstream (RX) ၏ Avalon-MM Repeater Message port သို့ စာရေးသည်။ ထို့နောက် RX သည် စာရင်းကို ပြင်ပ TX (အထက်ရေစီးကြောင်း) သို့ ဖြန့်ဝေသည်။ မဟုတ်ပါက၊ ၎င်းသည် ပြန်လည် စစ်မှန်ကြောင်း စတင်ပြီး TX ကုဒ်ဝှက်ခြင်းကို ပိတ်သည်။

၄.၃။ ဒီဇိုင်းလမ်းညွှန်
HDMI ဒီဇိုင်းဟောင်းမှတဆင့် HDCP ကို ​​စနစ်ထည့်သွင်းခြင်းနှင့် လုပ်ဆောင်ခြင်း။ample တွင် s ငါးခု ပါဝင်သည်။tages

  1. ဟာ့ဒ်ဝဲကို စနစ်ထည့်သွင်းပါ။
  2. ဒီဇိုင်းကိုဖန်တီးပါ။
  3. HDCP သော့မှတ်ဉာဏ်ကို တည်းဖြတ်ပါ။ fileသင်၏ HDCP ထုတ်လုပ်မှုသော့များ ထည့်သွင်းရန်။
    a FPGA တွင် ရိုးရိုး HDCP ထုတ်လုပ်မှုသော့များကို သိမ်းဆည်းပါ (HDCP သော့စီမံခန့်ခွဲမှု = 0)
    ခ ကုဒ်ဝှက်ထားသော HDCP ထုတ်လုပ်မှုသော့များကို ပြင်ပ flash memory သို့မဟုတ် EEPROM တွင် သိမ်းဆည်းပါ (HDCP Key Management = 1 ကို ပံ့ပိုးသည်)
  4. ဒီဇိုင်းကို စုစည်းပါ။
  5. View ရလဒ်များ။

၄.၃.၁။ Hardware ကိုတည်ဆောက်ပါ။
ပထမ ၎tage of the demonstration is to set up the hardware.
ပံ့ပိုးမှု FRL = 0 ဖြစ်သောအခါ၊ သရုပ်ပြမှုအတွက် ဟာ့ဒ်ဝဲကို သတ်မှတ်ရန် ဤအဆင့်များကို လိုက်နာပါ-

  1. Bitec HDMI 2.0 FMC သမီးကတ် (တည်းဖြတ်မှု 11) ကို FMC အပေါက် B ရှိ Arria 10 GX ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာအစုံနှင့် ချိတ်ဆက်ပါ။
  2. USB ကြိုးကို အသုံးပြု၍ Arria 10 GX ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာအစုံကို သင်၏ PC သို့ ချိတ်ဆက်ပါ။
  3. Bitec HDMI 2.0 FMC သမီးကတ်ရှိ HDMI RX ချိတ်ဆက်ကိရိယာမှ HDMI ကေဘယ်ကြိုးကို HDMI အထွက်ကတ်ကဲ့သို့ HDCP ဖွင့်နိုင်သော HDMI စက်ပစ္စည်းသို့ ချိတ်ဆက်ပါ။
  4. Bitec HDMI 2.0 FMC သတို့သမီးကတ်ရှိ HDMI TX ချိတ်ဆက်ကိရိယာမှ အခြား HDMI ကြိုးကို HDMI ထည့်သွင်းသည့် ရုပ်မြင်သံကြားကဲ့သို့ HDCP ဖွင့်နိုင်သော HDMI စက်ပစ္စည်းသို့ ချိတ်ဆက်ပါ။

FRL = 1 ကို ပံ့ပိုးသောအခါ၊ ၎င်းအတွက် ဟာ့ဒ်ဝဲကို စနစ်ထည့်သွင်းရန် ဤအဆင့်များကို လိုက်နာပါ။ သရုပ်ပြ

  1. Bitec HDMI 2.1 FMC သတို့သမီးကတ် (Revision 9) ကို FMC အပေါက် B ရှိ Arria 10 GX ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာနှင့် ချိတ်ဆက်ပါ။
  2. USB ကြိုးကို အသုံးပြု၍ Arria 10 GX ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာအစုံကို သင်၏ PC သို့ ချိတ်ဆက်ပါ။
  3. Bitec HDMI 2.1 FMC သမီးကတ်ရှိ HDMI RX ချိတ်ဆက်ကိရိယာမှ HDMI 3 အမျိုးအစား 2.1 ကေဘယ်ကြိုးများကို Quantum Data 2.1 980G Generator ကဲ့သို့ HDCP ဖွင့်ထားသော HDMI 48 အရင်းအမြစ်သို့ ချိတ်ဆက်ပါ။
  4. Bitec HDMI 2.1 FMC သမီးကတ်ရှိ HDMI 3 အမျိုးအစား 2.1 ကေဘယ်ကြိုးများကို Bitec HDMI 2.1 FMC သတို့သမီးကတ်မှ HDCP ဖွင့်ထားသော HDMI XNUMX စုပ်ခွက်သို့ ချိတ်ဆက်ပါ
    Quantum Data 980 48G Analyzer

၄.၃.၂။ ဒီဇိုင်းကိုဖန်တီးပါ။
ဟာ့ဒ်ဝဲကို စနစ်ထည့်သွင်းပြီးနောက်၊ သင်သည် ဒီဇိုင်းကို ဖန်တီးရန် လိုအပ်သည်။
သင်မစတင်မီ Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲလ်တွင် HDCP အင်္ဂါရပ်ကို ထည့်သွင်းရန် သေချာပါစေ။

  1. Tools ➤ IP Catalog ကိုနှိပ်ပြီး Intel Arria 10 ကို ပစ်မှတ်ကိရိယာ မိသားစုအဖြစ် ရွေးချယ်ပါ။
    မှတ်ချက် - HDCP ဒီဇိုင်း example သည် Intel Arria 10 နှင့် Intel Stratix® 10 စက်များကိုသာ ထောက်ပံ့ပေးသည်။
  2. IP Catalog တွင်၊ HDMI Intel FPGA IP ကိုရှာပြီး နှစ်ချက်နှိပ်ပါ။ New IP ပြောင်းလဲမှု ဝင်းဒိုး ပေါ်လာသည်။
  3. သင့်စိတ်ကြိုက် IP ဗားရှင်းအတွက် ထိပ်တန်းအမည်ကို သတ်မှတ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်သူသည် IP ကွဲပြားမှုဆက်တင်များကို a တွင် သိမ်းဆည်းသည်။ file အမည်ရှိ .qsys သို့မဟုတ် .ip
  4. OK ကိုနှိပ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်မှုပေါ်လာသည်။
  5. IP tab တွင် TX နှင့် RX နှစ်ခုလုံးအတွက် လိုချင်သော parameters များကို configure လုပ်ပါ။
  6. HDCP ဒီဇိုင်းဟောင်းကို ထုတ်လုပ်ရန် ပံ့ပိုးမှု HDCP 1.4 သို့မဟုတ် ပံ့ပိုးမှု HDCP 2.3 ကန့်သတ်ဘောင်ကို ဖွင့်ပါ။ampလဲ့
  7. HDCP ထုတ်လုပ်မှုကီးကို ပြင်ပ flash memory သို့မဟုတ် EEPROM တွင် အသွင်ဝှက်ဖော်မတ်ဖြင့် သိမ်းဆည်းလိုပါက ပံ့ပိုးမှု HDCP သော့စီမံခန့်ခွဲမှု ကန့်သတ်ဘောင်ကို ဖွင့်ပါ။ မဟုတ်ပါက၊ HDCP ထုတ်လုပ်မှုကီးကို FPGA တွင် ရိုးရိုးဖော်မတ်ဖြင့် သိမ်းဆည်းရန် ပံ့ပိုးမှု HDCP သော့စီမံခန့်ခွဲမှု ကန့်သတ်ဘောင်ကို ပိတ်ပါ။
  8. ဒီဇိုင်းထွက၊ampတက်ဘ်တွင် Arria 10 HDMI RX-TX ပြန်လည်ပေးပို့ခြင်းကို ရွေးချယ်ပါ။
  9. ဟာ့ဒ်ဝဲဒီဇိုင်း ex ကိုထုတ်လုပ်ရန် Synthesis ကိုရွေးချယ်ပါ။ampလဲ့
  10. Generate အတွက် File ဖော်မတ်၊ Verilog သို့မဟုတ် VHDL ကိုရွေးချယ်ပါ။
  11. Target Development Kit အတွက် Arria 10 GX FPGA Development Kit ကို ရွေးပါ။ ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာကို သင်ရွေးချယ်ပါက၊ ပစ်မှတ်ကိရိယာ (အဆင့် 4 တွင် ရွေးချယ်ထားသည်) ဖွံ့ဖြိုးတိုးတက်မှုကိရိယာအစုံရှိ စက်ပစ္စည်းနှင့် ကိုက်ညီရန် ပြောင်းလဲသွားပါသည်။ Arria 10 GX FPGA Development Kit အတွက်၊ မူရင်းစက်ပစ္စည်းမှာ 10AX115S2F45I1SG ဖြစ်သည်။
  12. Generate Ex ကိုနှိပ်ပါ။ampပရောဂျက်ကို ထုတ်လုပ်ရန် ဒီဇိုင်းဆွဲခြင်း။ files နှင့် ဆော့ဖ်ဝဲလ် အကောင်ထည်ဖော်ခြင်းနှင့် ချိတ်ဆက်ခြင်းပုံစံ (ELF) ပရိုဂရမ်းမင်း file.

၄.၃.၃။ HDCP ထုတ်လုပ်မှုသော့များ ပါဝင်သည်။
၄.၃.၃.၁။ ရိုးရိုး HDCP ထုတ်လုပ်မှုသော့များကို FPGA (HDCP ကီးကို ပံ့ပိုးပေးသည်။ စီမံခန့်ခွဲမှု = 0)
ဒီဇိုင်းကို ဖန်တီးပြီးနောက် HDCP သော့မှတ်ဉာဏ်ကို တည်းဖြတ်ပါ။ files သင်၏ထုတ်လုပ်မှုသော့များထည့်သွင်းရန်။
ထုတ်လုပ်ရေးသော့များ ထည့်သွင်းရန်၊ ဤအဆင့်များကို လိုက်နာပါ။

  1. အောက်ပါသော့မှတ်ဉာဏ်ကိုရှာပါ။ files ၌ /rtl/hdcp/ လမ်းညွှန်-
    • hdcp2x_tx_kmem.v
    • hdcp2x_rx_kmem.v
    • hdcp1x_tx_kmem.v
    • hdcp1x_rx_kmem.v
  2. hdcp2x_rx_kmem.v ကိုဖွင့်ပါ။ file နှင့် ယခင် တွင် ပြထားသည့်အတိုင်း လက်ခံသူ အများသူငှာ လက်မှတ်နှင့် RX Private Key နှင့် Global Constant အတွက် ကြိုတင်သတ်မှတ်ထားသော ဖက်စ်ကီး R1 ကို ရှာပါampအောက်တွင် les ။
    ပုံ 31။ လက်ခံသူ အများသူငှာ လက်မှတ်အတွက် ကြေးနန်းအခင်းအကျင်း R1 Facsimile Key
    intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - အများသူငှာ လက်မှတ်ပုံ 32. RX Private Key နှင့် Global Constant အတွက် Facsimile Key R1 ၏ Wire Array
    intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Global Constant
  3. ထုတ်လုပ်မှုသော့များအတွက် နေရာယူထားသည့်နေရာကိုရှာပြီး ၎င်းတို့၏သက်ဆိုင်ရာဝါယာကြိုးအခင်းများတွင် သင့်ကိုယ်ပိုင်ထုတ်လုပ်မှုသော့များဖြင့် အစားထိုးပါ။
    ပုံ 33. HDCP ထုတ်လုပ်မှုသော့များ (နေရာယူသူ) ၏ Wire Array
    intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Global Constant ၁
  4. အခြားသော့မှတ်ဉာဏ်အားလုံးအတွက် အဆင့် 3 ကို ပြန်လုပ်ပါ။ file၎။ ပြီးသွားသောအခါတွင် သော့မမ်မိုရီအားလုံးတွင် သင်၏ထုတ်လုပ်မှုသော့များ ထည့်သွင်းပါ။ files၊ USE_FACSIMILE parameter ကို ဒီဇိုင်း ex တွင် 0 ဟု သတ်မှတ်ထားကြောင်း သေချာပါစေ။ampထိပ်တန်းအဆင့် file (a10_hdmi2_demo.v)

၄.၃.၃.၁.၁။ DCP ကီးမှ HDCP ကီးမြေပုံဆွဲခြင်း။ Files
အောက်ဖော်ပြပါ ကဏ္ဍများသည် DCP သော့တွင် သိမ်းဆည်းထားသော HDCP ထုတ်လုပ်မှုကီးများ၏ မြေပုံဆွဲခြင်းကို ဖော်ပြသည်။ fileHDCP kmem ၏ wire array ထဲသို့ s ကိုထည့်ပါ။ files.
၄.၃.၃.၁.၂။ hdcp4.3.3.1.2x_tx_kmem.v နှင့် hdcp1x_rx_kmem.v files
hdcp1x_tx_kmem.v နှင့် hdcp1x_rx_kmem.v အတွက် files

  • ဒီနှစ်ခု files သည် တူညီသောပုံစံကို မျှဝေပါသည်။
  • မှန်ကန်သော HDCP1 TX DCP သော့ကို ဖော်ထုတ်ရန် file hdcp1x_tx_kmem.v အတွက်၊ ပထမဆုံး 4 bytes ကို သေချာပါစေ။ file "0x01၊ 0x00၊ 0x00၊ 0x00" များဖြစ်သည်။
  • မှန်ကန်သော HDCP1 RX DCP သော့ကို ဖော်ထုတ်ရန် file hdcp1x_rx_kmem.v အတွက်၊ ၏ပထမ 4 bytes ကိုသေချာပါစေ။ file "0x02၊ 0x00၊ 0x00၊ 0x00" များဖြစ်သည်။
  • DCP သော့ရှိ သော့များ files သည် သေးငယ်သော ပုံစံဖြင့် ရှိပါသည်။ kmem တွင်အသုံးပြုရန် files၊ သင်သည် ၎င်းတို့ကို big-endian အဖြစ်သို့ ပြောင်းလဲရပါမည်။

ပုံ ၃၄။ HDCP34 TX DCP သော့မှ ဘိုက်မြေပုံဆွဲခြင်း။ file hdcp1x_tx_kmem.v ထဲသို့

intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Global Constant ၁

မှတ်ချက် -
byte နံပါတ်ကို အောက်ပါဖော်မတ်ဖြင့် ပြသသည်-

  • ဘိုက်ရှိ သော့အရွယ်အစား * သော့နံပါတ် + လက်ရှိအတန်းရှိ ဘိုက်နံပါတ် + အဆက်မပြတ် အော့ဖ်ဆက် + အတန်းအရွယ်အစား * အတန်းနံပါတ်။
  • 308*n သည် သော့အတွဲတစ်ခုစီတွင် 308 bytes ရှိကြောင်း ညွှန်ပြသည်။
  • 7*y သည် အတန်းတစ်ခုစီတွင် 7 bytes ရှိကြောင်း ညွှန်ပြသည်။

ပုံ 35. HDCP1 TX DCP သော့ file အမှိုက်တန်ဖိုးများ ဖြည့်သွင်းသည်။

intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - junk တန်ဖိုးများ

ပုံ 36. hdcp1x_tx_kmem.v ၏ Wire Arrays
Example ၏ hdcp1x_tx_kmem.v နှင့် ၎င်း၏ဝိုင်ယာအခင်းများသည် ဟောင်းကို မည်သို့မြေပုံဆွဲမည်နည်း။ampHDCP1 TX DCP သော့၏ le file စာမျက်နှာ 35 ရှိ ပုံ 105 တွင်။

intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Global Constant ၁

၄.၃.၃.၁.၃။ hdcp4.3.3.1.3x_rx_kmem.v file
hdcp2x_rx_kmem.v အတွက် file

  • မှန်ကန်သော HDCP2 RX DCP သော့ကို ဖော်ထုတ်ရန် file hdcp2x_rx_kmem.v အတွက်၊ ၏ပထမ 4 bytes ကိုသေချာပါစေ။ file "0x00၊ 0x00၊ 0x00၊ 0x02" များဖြစ်သည်။
  • DCP သော့ရှိ သော့များ files သည် သေးငယ်သော ပုံစံဖြင့် ရှိပါသည်။

ပုံ ၃၇။ HDCP37 RX DCP သော့မှ ဘိုက်မြေပုံဆွဲခြင်း။ file hdcp2x_rx_kmem.v သို့
အောက်ပုံတွင် HDCP2 RX DCP သော့မှ ဘိုက်အတိအကျကို ပုံဖော်ပြသထားသည်။ file hdcp2x_rx_kmem.v သို့

intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - Global Constant ၁

မှတ်ချက် -
byte နံပါတ်ကို အောက်ပါဖော်မတ်ဖြင့် ပြသသည်-

  • ဘိုက်ရှိ သော့အရွယ်အစား * သော့နံပါတ် + လက်ရှိအတန်းရှိ ဘိုက်နံပါတ် + အဆက်မပြတ် အော့ဖ်ဆက် + အတန်းအရွယ်အစား * အတန်းနံပါတ်။
  • 862*n သည် သော့အတွဲတစ်ခုစီတွင် 862 bytes ရှိကြောင်း ညွှန်ပြသည်။
  • 16*y သည် အတန်းတစ်ခုစီတွင် 16 bytes ရှိကြောင်း ညွှန်ပြသည်။ ROW 32 တွင် 10 bytes သာရှိသော cert_rx_prod တွင် ခြွင်းချက်တစ်ခုရှိသည်။

ပုံ 38. HDCP2 RX DCP သော့ file အမှိုက်တန်ဖိုးများ ဖြည့်သွင်းသည်။

intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - အများသူငှာ လက်မှတ် ၁

ပုံ 39. hdcp2x_rx_kmem.v ၏ Wire Arrays
ဤပုံသည် hdcp2x_rx_kmem.v (cert_rx_prod၊ kprivrx_qinv_prod၊ နှင့် lc128_prod) အတွက် ဝိုင်ယာအခင်းများကို ပြသည်ampHDCP2 RX DCP သော့၏ le file in
စာမျက်နှာ ၂ တွင် ပုံ ၃။

intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - အများသူငှာ လက်မှတ် ၁

၄.၃.၃.၁.၄။ hdcp4.3.3.1.4x_tx_kmem.v file
hdcp2x_tx_kmem.v အတွက် file:

  • မှန်ကန်သော HDCP2 TX DCP သော့ကို ဖော်ထုတ်ရန် file hdcp2x_tx_kmem.v အတွက်၊ ပထမဆုံး 4 bytes ကို သေချာပါစေ။ file "0x00၊ 0x00၊ 0x00၊ 0x01" များဖြစ်သည်။
  • DCP သော့ရှိ သော့များ files သည် သေးငယ်သော ပုံစံဖြင့် ရှိပါသည်။
  • တစ်နည်းအားဖြင့် သင်သည် hdcp128x_rx_kmem.v မှ lc2_prod ကို hdcp2x_tx_kmem.v သို့ တိုက်ရိုက် အသုံးချနိုင်သည်။ သော့များသည် တူညီသောတန်ဖိုးများကို မျှဝေပါသည်။

ပုံ 40။ hdcp2x_tx_kmem.v ၏ ဝိုင်ယာအခင်း
ဤကိန်းဂဏန်းသည် HDCP2 TX DCP သော့မှ ဘိုက်အတိအကျကို ပြသသည်။ file hdcp2x_tx_kmem.v သို့

intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - အများသူငှာ လက်မှတ် ၁

၄.၃.၃.၂။ ကုဒ်ဝှက်ထားသော HDCP ထုတ်လုပ်မှုသော့များကို ပြင်ပ flash memory သို့မဟုတ် သိမ်းဆည်းပါ။ EEPROM (HDCP သော့စီမံခန့်ခွဲမှု = 1 ကို ပံ့ပိုးသည်)
ပုံ 41. High Level Overview HDCP သော့စီမံခန့်ခွဲမှု၏

intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - အများသူငှာ လက်မှတ် ၁

ပံ့ပိုးမှု HDCP သော့စီမံခန့်ခွဲမှု ကန့်သတ်ဘောင်ကို ဖွင့်သောအခါ၊ Intel မှ ပံ့ပိုးပေးသော သော့ကုဒ်ဝှက်ခြင်းဆော့ဖ်ဝဲ (KEYENC) နှင့် သော့ပရိုဂရမ်မာဒီဇိုင်းကို အသုံးပြုခြင်းဖြင့် HDCP ထုတ်လုပ်မှုသော့ကုဒ်ဝှက်ခြင်းကို သင်ထိန်းချုပ်ထားသည်။ သင်သည် HDCP ထုတ်လုပ်မှုသော့များနှင့် 128 bits HDCP အကာအကွယ်သော့တို့ကို ပေးရပါမည်။ HDCP ကာကွယ်မှုကီး
HDCP ထုတ်လုပ်မှုကီးကို ကုဒ်ဝှက်ပြီး သော့ကို ပြင်ပ flash memory တွင် သိမ်းဆည်းသည် (ဥပမာample, EEPROM) HDMI သမီးကတ်တွင်။
ပံ့ပိုးမှု HDCP သော့စီမံခန့်ခွဲမှု ဘောင်ကိုဖွင့်ပြီး သော့ကုဒ်ဝှက်ခြင်းအင်္ဂါရပ် (KEYDEC) ကို HDCP IP cores များတွင် ရရှိနိုင်သည်။ တူညီသော HDCP ကာကွယ်မှု
အင်ဂျင်များလုပ်ဆောင်နေစဉ်အတွင်း HDCP ထုတ်လုပ်မှုသော့များကို ပြန်လည်ရယူရန် KEYDEC တွင် သော့ကို အသုံးပြုသင့်သည်။ KEYENC နှင့် KEYDEC သည် Atmel AT24CS32 32-Kbit အမှတ်စဉ် EEPROM၊ Atmel AT24C16A 16-Kbit အမှတ်စဉ် EEPROM နှင့် တွဲဖက်အသုံးပြုနိုင်သော I2C EEPROM စက်များကို ပံ့ပိုးပေးပါသည်။

မှတ်ချက် -

  1. HDMI 2.0 FMC သမီးကတ် Revision 11 အတွက်၊ သမီးကတ်ရှိ EEPROM သည် Atmel AT24CS32 ဖြစ်ကြောင်း သေချာပါစေ။ Bitec HDMI 2.0 FMC သတို့သမီးကတ် Revision 11 တွင်အသုံးပြုသည့် မတူညီသော EEPROM အရွယ်အစား နှစ်ခုရှိသည်။
  2. HDCP ထုတ်လုပ်မှုသော့များကို စာဝှက်ရန် ယခင်က KEYENC ကိုအသုံးပြုပြီး ဗားရှင်း 21.2 တွင် ပံ့ပိုးမှု HDCP Key Management ကိုဖွင့်ထားပါက၊ သင်သည် KEYENC ဆော့ဖ်ဝဲ utility ကိုအသုံးပြု၍ HDCP ထုတ်လုပ်မှုသော့များကို ပြန်လည်ကုဒ်လုပ်ပြီး HDCP IP များကို ဗားရှင်း 21.3 မှ ပြန်လည်ထုတ်ပေးရန် လိုအပ်ပါသည်။
    ဆက်လက်၍

၄.၃.၃.၂.၁။ Intel KEYENC
KEYENC သည် သင်ပေးဆောင်သော 128 bits HDCP အကာအကွယ်သော့ဖြင့် Intel မှ HDCP ထုတ်လုပ်မှုသော့များကို စာဝှက်ရန်အသုံးပြုသည့် အမိန့်ပေးလိုင်းဆော့ဖ်ဝဲတစ်ခုဖြစ်သည်။ KEYENC သည် hex သို့မဟုတ် bin သို့မဟုတ် header တွင် ကုဒ်ဝှက်ထားသော HDCP ထုတ်လုပ်မှုသော့များကို ထုတ်သည်။ file ပုံစံ KEYENC သည်လည်း mif ကိုထုတ်ပေးသည်။ file သင်ပေးထားသော 128 bits HDCP အကာအကွယ်ကီး ပါရှိပါသည်။ ကီးဒက်
mif လိုအပ်သည်။ file.

စနစ်လိုအပ်ချက်-

  1. Windows 86 OS ဖြင့် x64 10-bit စက်
  2. Visual Studio 2019(x64) အတွက် Visual C++ ပြန်လည်ဖြန့်ဝေနိုင်သော ပက်ကေ့ဂျ်

မှတ်ချက် -
VS 2019 အတွက် Microsoft Visual C++ ကို ထည့်သွင်းရပါမည်။ Windows ➤ Control Panel ➤ ပရိုဂရမ်များနှင့် အင်္ဂါရပ်များ မှ Visual C++ ပြန်လည်ဝေငှနိုင်ခြင်း ရှိမရှိ စစ်ဆေးနိုင်ပါသည်။ Microsoft Visual C++ ကို ထည့်သွင်းထားပါက Visual C++ xxxx ကို မြင်နိုင်ပါသည်။
ပြန်လည်ဖြန့်ဖြူးနိုင်သော (x64)။ မဟုတ်ပါက Visual C++ ကို ဒေါင်းလုဒ်လုပ်ပြီး ထည့်သွင်းနိုင်သည်။
Microsoft မှ ပြန်လည်ဝေငှနိုင်သည်။ website. ဒေါင်းလုဒ်လင့်ခ်အတွက် သက်ဆိုင်ရာ အချက်အလက်များကို ကိုးကားပါ။

ဇယား 55. KEYENC Command Line ရွေးချယ်မှုများ

Command Line ရွေးချယ်မှုများ အငြင်းအခုံ/ဖော်ပြချက်
-k <HDCP protection key file>
စာသား file hexadecimal တွင် 128 bits HDCP အကာအကွယ်ကီးများသာ ပါရှိသည်။ ထွample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx <HDCP 1.4 TX production keys file>
HDCP 1.4 ထုတ်လွှင့်မှု ထုတ်လုပ်မှု သော့များ file DCP (.bin file)
-hdcp1rx <HDCP 1.4 RX production keys file>
HDCP 1.4 လက်ခံကိရိယာ ထုတ်လုပ်မှုသော့များ file DCP (.bin file)
-hdcp2tx <HDCP 2.3 TX production keys file>
HDCP 2.3 ထုတ်လွှင့်မှု ထုတ်လုပ်မှု သော့များ file DCP (.bin file)
-hdcp2rx <HDCP 2.3 RX production keys file>
HDCP 2.3 လက်ခံကိရိယာ ထုတ်လုပ်မှုသော့များ file DCP (.bin file)
-hdcp1tx ကီးများ ရွေးချယ်ထားသော ထည့်သွင်းမှုအတွက် သော့အကွာအဝေးကို သတ်မှတ်ပါ (.bin) files
-hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm နေရာတွင်
n = သော့စတင် (1 သို့မဟုတ် >1) m = သော့အဆုံး (n သို့မဟုတ် >n) ထွample-
HDCP 1 TX၊ HDCP 1000 RX နှင့် HCDP တစ်ခုစီမှ သော့ 1.4 မှ 1.4 ကို ရွေးပါ
2.3 RX ထုတ်လုပ်မှုသော့များ file.
“-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000”
-hdcp1rxkeys
-hdcp2rxkeys
ဆက်ရန်…
Command Line ရွေးချယ်မှုများ အငြင်းအခုံ/ဖော်ပြချက်
မှတ်ချက် - 1. သင်သည် မည်သည့် HDCP ထုတ်လုပ်မှုသော့ကိုမျှ အသုံးမပြုပါက၊ fileသင်သည် HDCP သော့အကွာအဝေးကို မလိုအပ်ပါ။ command line တွင် argument ကို အသုံးမပြုပါက၊ default key range သည် 0 ဖြစ်သည်။
2. HDCP ထုတ်လုပ်မှုသော့များအတွက် သော့များ၏ မတူညီသောအညွှန်းကိုလည်း သင်ရွေးချယ်နိုင်သည်။ file. သို့သော်လည်း သော့အရေအတွက်သည် ရွေးချယ်ထားသော ရွေးချယ်မှုများနှင့် ကိုက်ညီသင့်သည်။
Example- မတူညီသောသော့ 100 ကို ရွေးပါ။
HDCP 100 TX ထုတ်လုပ်ရေးကီးများမှ ပထမဆုံးသော့ 1.4 ကို ရွေးပါ။ file “-hdcp1txkeys 1-100”
HDCP 300 RX ထုတ်လုပ်ရေးကီးများအတွက် သော့ 400 မှ 1.4 ကို ရွေးပါ။ file “-hdcp1rxkeys 300-400”
HDCP 600 RX ထုတ်လုပ်ရေးကီးများအတွက် သော့ 700 မှ 2.3 ကို ရွေးပါ။ file “-hdcp2rxkeys 600-700”
-o အထွက် file ပုံစံ . မူရင်းမှာ hex ဖြစ်သည်။ file.
ကုဒ်ဝှက်ထားသော HDCP ထုတ်လုပ်မှုသော့များကို binary တွင် ပြုလုပ်ပါ။ file ဖော်မတ်- -o bin ကို hex တွင် ကုဒ်ဝှက်ထားသော HDCP ထုတ်လုပ်မှုသော့များကို ထုတ်လုပ်ပါ။ file ဖော်မတ်- -o hex ခေါင်းစီးတွင် ကုဒ်ဝှက်ထားသော HDCP ထုတ်လုပ်မှုသော့များကို ထုတ်လုပ်ပါ။ file ဖော်မတ်- အိုး
- စစ်ဆေးသောသော့များ ထည့်သွင်းမှုတွင် ရရှိနိုင်သော သော့အရေအတွက်ကို ပရင့်ထုတ်ပါ။ file၎။ ထွample-
keyenc.exe -hdcp1tx file> -hdcp1rx
<HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> -check-keys များ
မှတ်ချက် - အထက်တွင်ဖော်ပြခဲ့သည့်အတိုင်း ex command line ၏အဆုံးတွင် parameter –check-keys ကိုအသုံးပြုပါ။ampလဲ့
- ဗားရှင်း KEYENC ဗားရှင်းနံပါတ်ကို ပရင့်ထုတ်ပါ။

ကုဒ်ဝှက်ရန် HDCP 1.4 နှင့်/သို့မဟုတ် HDCP 2.3 ထုတ်လုပ်မှုသော့များကို သင်ရွေးချယ်နိုင်သည်။ ဟောင်းအတွက်ampကုဒ်ဝှက်ရန် HDCP 2.3 RX ထုတ်လုပ်ရေးကီးများကိုသာ အသုံးပြုရန်၊ -hdcp2rx ကိုသာ အသုံးပြုပါ။
<HDCP 2.3 RX production keys file> -hdcp2rxkeys command line ဘောင်များတွင်။
ဇယား 56. KEYENC အဖြစ်များသောအမှား မက်ဆေ့ချ်လမ်းညွှန်

Error Message လမ်းညွှန်ချက်
အမှားအယွင်း- HDCP အကာအကွယ်ကီး file ပျောက်ဆုံး ပျောက်ဆုံးနေသော command line parameter -k file>
အမှားအယွင်း- သော့သည် 32 hex digits ဖြစ်သင့်သည် (ဥပမာ f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff) HDCP အကာအကွယ်သော့ file 32 hexadecimal ဂဏန်းများတွင် HDCP ကာကွယ်မှုကီးသာ ပါဝင်သင့်သည်။
အမှားအယွင်း- ကျေးဇူးပြု၍ သော့အကွာအဝေးကို သတ်မှတ်ပေးပါ။ ပေးထားသော ထည့်သွင်းမှု HDCP ထုတ်လုပ်မှုကီးများအတွက် သော့အကွာအဝေးကို သတ်မှတ်မထားပါ။ file.
အမှားအယွင်း- ကီးအပိုင်းအခြား မမှန်ကန်ပါ။ -hdcp1txkeys သို့မဟုတ် -hdcp1rxkeys သို့မဟုတ် -hdcp2rxkeys အတွက် သတ်မှတ်ထားသော သော့အကွာအဝေးသည် မမှန်ပါ။
အမှားအယွင်း- ဖန်တီး၍မရပါ။Fileနာမည်> keyenc.exe မှ လုပ်ဆောင်နေသည့် ဖိုဒါခွင့်ပြုချက်ကို စစ်ဆေးပါ။
အမှားအယွင်း- -hdcp1txkeys ထည့်သွင်းမှု မမှန်ကန်ပါ။ HDCP 1.4 TX ထုတ်လုပ်မှုသော့များအတွက် ထည့်သွင်းသောသော့အကွာအဝေးဖော်မတ်သည် မမှန်ကန်ပါ။ မှန်ကန်သောဖော်မတ်သည် “-hdcp1txkeys nm” ဖြစ်ပြီး n >= 1၊ m >= n
အမှားအယွင်း- -hdcp1rxkeys ထည့်သွင်းမှု မမှန်ကန်ပါ။ HDCP 1.4 RX ထုတ်လုပ်မှုသော့များအတွက် ထည့်သွင်းသောသော့အကွာအဝေးဖော်မတ်သည် မမှန်ကန်ပါ။ မှန်ကန်သောဖော်မတ်သည် “-hdcp1rxkeys nm” ဖြစ်ပြီး n >= 1၊ m >= n
အမှားအယွင်း- -hdcp2rxkeys ထည့်သွင်းမှု မမှန်ကန်ပါ။ HDCP 2.3 RX ထုတ်လုပ်မှုသော့များအတွက် ထည့်သွင်းသောသော့အကွာအဝေးဖော်မတ်သည် မမှန်ကန်ပါ။ မှန်ကန်သောဖော်မတ်သည် “-hdcp2rxkeys nm” ဖြစ်ပြီး n >= 1၊ m >= n
ဆက်ရန်…
Error Message လမ်းညွှန်ချက်
အမှားအယွင်း- မမှန်ကန်ပါ။ file <fileနာမည်> HDCP ထုတ်လုပ်ရေးကီးများ မမှန်ကန်ပါ။ file.
အမှား- file -o option အတွက် ပျောက်ဆုံးနေသော ရိုက်ထည့်ပါ။ –o အတွက် Command line ပါရာမီတာ ပျောက်နေပါသည်။ .
အမှားအယွင်း- မမှန်ကန်ပါ။ fileအမည်-fileနာမည်> <filename> သည် မမှန်ပါ၊ ကျေးဇူးပြု၍ တရားဝင်ကို သုံးပါ။ fileအထူးအက္ခရာမပါဘဲအမည်။

Single EEPROM အတွက် Single Key ကို စာဝှက်ပါ။
HDCP 1.4 TX၊ HDCP 1.4 RX၊ HDCP 2.3 TX နှင့် HDCP 2.3 RX ၏ သော့တစ်ခုတည်းကို စာဝှက်ရန်အတွက် အောက်ပါ command line ကို run ပါ။ file ခေါင်းစီးပုံစံ file EEPROM တစ်ခုတည်းအတွက်
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

N EEPROMs အတွက် N သော့များကို စာဝှက်ပါ။
HDCP 1 TX၊ HDCP 1.4 RX၊ HDCP 1.4 TX နှင့် HDCP 2.3 RX ၏ သော့ (သော့ 2.3 မှစတင်၍) ၏ N ကီးများကို စာဝှက်ရန် အောက်ပါ command line ကို run ပါ။ file hex ၏ပုံစံ file N EEPROMs အတွက်
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys ၁ -hdcp1rxkeys 1- -hdcp1rxkeys 2- -o hex နေရာတွင် N သည် >= 1 ဖြစ်ပြီး ရွေးချယ်စရာအားလုံးအတွက် ကိုက်ညီသင့်သည်။

ဆက်စပ်အချက်အလက်
Visual Studio 2019 အတွက် Microsoft Visual C++
ဒေါင်းလုဒ်အတွက် Microsoft Visual C++ x86 ပြန်လည်ဖြန့်ဝေနိုင်သော ပက်ကေ့ဂျ် (vc_redist.x86.exe) ကို ပံ့ပိုးပေးပါသည်။ လင့်ခ်ပြောင်းလဲပါက၊ Microsoft ရှာဖွေရေးအင်ဂျင်မှ “Visual C++ ပြန်လည်ဖြန့်ဝေနိုင်သော” ကို ရှာဖွေရန် Intel မှ အကြံပြုထားသည်။

၄.၃.၃.၂.၂။ အဓိက Programmer
ကုဒ်ဝှက်ထားသော HDCP ထုတ်လုပ်မှုသော့များကို EEPROM တွင် အစီအစဉ်ဆွဲရန်၊ ဤအဆင့်များကို လိုက်နာပါ-

  1. သော့ပရိုဂရမ်မာ ဒီဇိုင်းကို ကူးယူပါ။ fileအောက်ပါလမ်းကြောင်းမှ သင့်လုပ်ငန်းလမ်းညွှန်သို့ /hdcp2x/hw_demo/key_programmer/
  2. ဆော့ဖ်ဝဲခေါင်းစီးကို ကူးယူပါ။ file (hdcp_key .h) KEYENC software utility (စာမျက်နှာ 113 တွင် Single EEPROM အတွက် Single Key အတွက် ကဏ္ဍ Encrypt Single Key) ကို software/key_programmer_src/ directory သို့ ထုတ်ပေးပြီး hdcp_key.h အဖြစ် အမည်ပြောင်းပါ။
  3. ./runall.tcl ကိုဖွင့်ပါ။ ဤ script သည် အောက်ပါ command များကို လုပ်ဆောင်သည် ။
    • IP ကတ်တလောက်ကို ဖန်တီးပါ။ files
    • Platform Designer စနစ်ကို ဖန်တီးပါ။
    • Intel Quartus Prime ပရောဂျက်တစ်ခုကို ဖန်တီးပါ။
    • ဆော့ဖ်ဝဲလုပ်ငန်းခွင်တစ်ခုဖန်တီးပြီး ဆော့ဖ်ဝဲကိုတည်ဆောက်ပါ။
    • အပြည့်အစုံစုစည်းမှုကို လုပ်ဆောင်ပါ။
  4. Software Object ကိုဒေါင်းလုဒ်လုပ်ပါ။ File (.sof) သည် EEPROM တွင် ကုဒ်ဝှက်ထားသော HDCP ထုတ်လုပ်မှုသော့များကို အစီအစဉ်ဆွဲရန် FPGA သို့။

Stratix 10 HDMI RX-TX Retransmit ဒီဇိုင်း ex ကို ထုတ်လုပ်ပါ။ampပံ့ပိုးမှု HDCP 2.3 နှင့် ပံ့ပိုးမှု HDCP 1.4 ကန့်သတ်ဘောင်များကို ဖွင့်ထားပြီးနောက် HDCP ကာကွယ်ရေးသော့ကို ထည့်သွင်းရန် အောက်ပါအဆင့်အတိုင်း လုပ်ဆောင်ပါ။

  • mif ကို ကူးယူပါ။ file (hdcp_kmem.mif) ကို KEYENC ဆော့ဖ်ဝဲ အသုံးချမှုမှ ထုတ်ပေးသည် (စာမျက်နှာ 113 ရှိ Single EEPROM အတွက် တစ်ခုတည်းသောကီးအတွက် ကုဒ်ဝှက်ခြင်းကဏ္ဍ) /quartus/hdcp/ လမ်းညွှန်။

၄.၃.၄။ ဒီဇိုင်းကိုစုစည်းပါ။
သင်သည် FPGA တွင် သင့်ကိုယ်ပိုင် HDCP ထုတ်လုပ်မှုသော့များကို ထည့်သွင်းပြီးနောက် သို့မဟုတ် EEPROM သို့ ကုဒ်ဝှက်ထားသော HDCP ထုတ်လုပ်မှုသော့များကို ပရိုဂရမ်ထည့်သွင်းပြီးနောက်၊ သင်သည် ဒီဇိုင်းကို ယခုစုစည်းနိုင်ပါပြီ။

  1. Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲကိုဖွင့်ပြီး ဖွင့်ပါ။ /quartus/a10_hdmi2_demo.qpf။
  2. Processing ➤ Start Compilation ကိုနှိပ်ပါ။

၂၁။ View ရလဒ်များ
သရုပ်ပြမှုအဆုံးတွင် သင်လုပ်နိုင်မည်ဖြစ်သည်။ view HDCPenabled HDMI ပြင်ပရေကန်တွင် ရလဒ်များ။
ရန် view သရုပ်ပြမှုရလဒ်များကို အောက်ပါအဆင့်များအတိုင်း လုပ်ဆောင်ပါ။

  1. Intel FPGA ဘုတ်ကို ပါဝါဖွင့်ပါ။
  2. လမ်းညွှန်ကို ပြောင်းပါ။ /quartus/။
  3. Software Object ကိုဒေါင်းလုဒ်လုပ်ရန် Nios II Command Shell တွင် အောက်ပါ command ကိုရိုက်ပါ။ File FPGA သို့ (.sof) nios2-configure-sof output_files/ .sof
  4. HDCP-enabled HDMI ပြင်ပအရင်းအမြစ်ကို ပါဝါဖွင့်ပြီး နစ်ပါ (ဒါကို မလုပ်ရသေးပါက)။ HDMI ပြင်ပ စုပ်ခွက်သည် သင်၏ HDMI ပြင်ပအရင်းအမြစ်၏ အထွက်ကို ပြသသည်။

၄.၃.၅.၁။ ခလုတ်များနှင့် LED လုပ်ဆောင်ချက်များ
သင်၏သရုပ်ပြမှုကို ထိန်းချုပ်ရန် ဘုတ်ပေါ်ရှိ ခလုတ်များနှင့် LED လုပ်ဆောင်ချက်များကို အသုံးပြုပါ။

ဇယား 57။ ခလုတ်နှိပ်ခြင်းနှင့် LED အညွှန်းများ (ပံ့ပိုးမှု FRL = 0)

ခလုတ်/LED လုပ်ဆောင်ချက်များ
cpu_resetn စနစ်ပြန်လည်သတ်မှတ်ရန် တစ်ကြိမ်နှိပ်ပါ။
user_pb[0] HPD အချက်ပြမှုကို ပုံမှန် HDMI အရင်းအမြစ်သို့ ပြောင်းရန် တစ်ကြိမ်နှိပ်ပါ။
user_pb[1] • DVI ကုဒ်နံပါတ်အချက်ပြမှုကို ပေးပို့ရန် TX core အား ညွှန်ကြားရန် နှိပ်ပြီး ဖိထားပါ။
• HDMI ကုဒ်နံပါတ်အချက်ပြမှုကို ပေးပို့ရန် လွှတ်ပါ။
• အဝင်ဗီဒီယိုသည် 8 bpc RGB အရောင်နေရာလွတ်တွင် ရှိနေကြောင်း သေချာပါစေ။
user_pb[2] • ဘေးဘန်းအချက်ပြမှုများမှ InfoFrames ပေးပို့ခြင်းကို ရပ်ရန် TX core အား ညွှန်ကြားရန် ဖိထားပြီး ဖိထားပါ။
• ဘေးဘန်းအချက်ပြမှုများမှ InfoFrames များ ပြန်လည်ပေးပို့ခြင်းကို ပြန်လည်စတင်ရန် ထုတ်ဝေပါ။
user_led[0] RX HDMI PLL လော့ခ်ချမှု အခြေအနေ။
• 0- လော့ခ်ဖွင့်ထားသည်။
• 1- လော့ခ်ချထားသည်။
 user_led[1] RX HDMI core လော့ခ်အခြေအနေ
• 0- အနည်းဆုံး ချန်နယ် 1 ခု လော့ခ်ဖွင့်ထားသည်။
• 1- ချန်နယ် 3 ခုစလုံး လော့ခ်ချထားသည်။
user_led[2] RX HDCP1x IP ကုဒ်ဝှက်ခြင်း အခြေအနေ။
• 0- မလှုပ်မရှား
• 1- အသက်ဝင်သည်။
 user_led[3] RX HDCP2x IP ကုဒ်ဝှက်ခြင်း အခြေအနေ။
• 0- မလှုပ်မရှား
• 1- အသက်ဝင်သည်။
 user_led[4] TX HDMI PLL လော့ခ်ချမှု အခြေအနေ။
• 0- လော့ခ်ဖွင့်ထားသည်။
• 1- လော့ခ်ချထားသည်။
 user_led[5] TX transceiver PLL လော့ခ်ချမှု အခြေအနေ။
• 0- လော့ခ်ဖွင့်ထားသည်။
• 1- လော့ခ်ချထားသည်။
 user_led[6] TX HDCP1x IP ကုဒ်ဝှက်ခြင်း အခြေအနေ။
• 0- မလှုပ်မရှား
• 1- အသက်ဝင်သည်။
 user_led[7] TX HDCP2x IP ကုဒ်ဝှက်ခြင်း အခြေအနေ။
• 0- မလှုပ်မရှား
• 1- အသက်ဝင်သည်။

ဇယား 58။ ခလုတ်နှိပ်ခြင်းနှင့် LED အညွှန်းများ (ပံ့ပိုးမှု FRL = 1)

ခလုတ်/LED လုပ်ဆောင်ချက်များ
cpu_resetn စနစ်ပြန်လည်သတ်မှတ်ရန် တစ်ကြိမ်နှိပ်ပါ။
user_dipsw passthrough mode ကိုပြောင်းရန် အသုံးပြုသူသတ်မှတ်ထားသော DIP ခလုတ်။
• OFF (မူလအနေအထား) = Passthrough
FPGA ပေါ်ရှိ HDMI RX သည် EDID ကို ပြင်ပဆေးကန်မှ ရရှိပြီး ၎င်းနှင့်ချိတ်ဆက်ထားသည့် ပြင်ပအရင်းအမြစ်သို့ တင်ပြသည်။
• ON = Nios II terminal မှ RX အမြင့်ဆုံး FRL နှုန်းကို သင်ထိန်းချုပ်နိုင်သည်။ ညွှန်ကြားချက်သည် အများဆုံး FRL နှုန်းတန်ဖိုးတန်ဖိုးကို စီမံခန့်ခွဲခြင်းဖြင့် RX EDID ကို မွမ်းမံသည်။
ကိုးကားပါ။ မတူညီသော FRL နှုန်းထားများဖြင့် ဒီဇိုင်းကို လုပ်ဆောင်ခြင်း။ မတူညီသော FRL နှုန်းထားများ သတ်မှတ်ခြင်းဆိုင်ရာ နောက်ထပ်အချက်အလက်များအတွက် စာမျက်နှာ 33 တွင်။
ဆက်ရန်…
ခလုတ်/LED လုပ်ဆောင်ချက်များ
user_pb[0] HPD အချက်ပြမှုကို ပုံမှန် HDMI အရင်းအမြစ်သို့ ပြောင်းရန် တစ်ကြိမ်နှိပ်ပါ။
user_pb[1] လက်ဝယ်ရှိတယ်။
user_pb[2] Bitec HDMI 2.1 FMC သမီးကတ်၏ TX သို့ ချိတ်ဆက်ထားသည့် နစ်ခ်မှ SCDC မှတ်ပုံတင်ချက်များကို ဖတ်ရန် တစ်ကြိမ် နှိပ်ပါ။
မှတ်ချက် - ဖတ်ရှုခြင်းကို ဖွင့်ရန်၊ သင်သည် ဆော့ဖ်ဝဲတွင် DEBUG_MODE ကို 1 ဟု သတ်မှတ်ရပါမည်။
user_led_g[0] RX FRL နာရီ PLL လော့ခ်ချမှု အခြေအနေ။
• 0- လော့ခ်ဖွင့်ထားသည်။
• 1- လော့ခ်ချထားသည်။
user_led_g[1] RX HDMI ဗီဒီယို လော့ခ်ချမှု အခြေအနေ။
• 0- လော့ခ်ဖွင့်ထားသည်။
• 1- လော့ခ်ချထားသည်။
user_led_g[2] RX HDCP1x IP ကုဒ်ဝှက်ခြင်း အခြေအနေ။
• 0- မလှုပ်မရှား
• 1- အသက်ဝင်သည်။
user_led_g[3] RX HDCP2x IP ကုဒ်ဝှက်ခြင်း အခြေအနေ။
• 0- မလှုပ်မရှား
• 1- အသက်ဝင်သည်။
user_led_g[4] TX FRL နာရီ PLL လော့ခ်ချမှု အခြေအနေ။
• 0- လော့ခ်ဖွင့်ထားသည်။
• 1- လော့ခ်ချထားသည်။
user_led_g[5] TX HDMI ဗီဒီယို လော့ခ်ချမှု အခြေအနေ။
• 0 = သော့ဖွင့်ထားသည်။
• 1 = သော့ခတ်ထားသည်။
user_led_g[6] TX HDCP1x IP ကုဒ်ဝှက်ခြင်း အခြေအနေ။
• 0- မလှုပ်မရှား
• 1- အသက်ဝင်သည်။
user_led_g[7] TX HDCP2x IP ကုဒ်ဝှက်ခြင်း အခြေအနေ။
• 0- မလှုပ်မရှား
• 1- အသက်ဝင်သည်။

၄.၄။ FPGA ဒီဇိုင်းတွင် ထည့်သွင်းထားသော ကုဒ်ဝှက်ခြင်းကီးကို ကာကွယ်ခြင်း။
FPGA ဒီဇိုင်းများစွာသည် ကုဒ်ဝှက်ခြင်းကို အကောင်အထည်ဖော်ကြပြီး FPGA bitstream တွင် လျှို့ဝှက်သော့များကို ထည့်သွင်းရန် လိုအပ်သည်။ Intel Stratix 10 နှင့် Intel Agilex ကဲ့သို့သော စက်ပစ္စည်းမိသားစုအသစ်များတွင်၊ ဤလျှို့ဝှက်သော့များကို လုံခြုံစွာပေးဆောင်နိုင်ပြီး စီမံခန့်ခွဲနိုင်သည့် လုံခြုံသောကိရိယာမန်နေဂျာပိတ်ဆို့တစ်ခုရှိသည်။ ဤအင်္ဂါရပ်များမရှိပါက၊ မြှုပ်သွင်းထားသောလျှို့ဝှက်အသုံးပြုသူကီးများအပါအဝင် FPGA bitstream ၏အကြောင်းအရာကို ကုဒ်ဝှက်ခြင်းဖြင့် လုံခြုံစေနိုင်သည်။
အသုံးပြုသူသော့များကို သင်၏ ဒီဇိုင်းပတ်ဝန်းကျင်တွင် လုံခြုံအောင်ထားသင့်ပြီး အလိုအလျောက် လုံခြုံသောလုပ်ငန်းစဉ်ကို အသုံးပြုကာ ဒီဇိုင်းတွင် စံပြထည့်သွင်းပါ။ အောက်ပါအဆင့်များသည် Intel Quartus Prime ကိရိယာများဖြင့် ထိုကဲ့သို့သောလုပ်ငန်းစဉ်ကို သင်မည်ကဲ့သို့အကောင်အထည်ဖော်နိုင်သည်ကို ဖော်ပြသည်။

  1. လုံခြုံမှုမရှိသောပတ်ဝန်းကျင်တွင် Intel Quartus Prime ရှိ HDL ကို တီထွင်ပြီး အကောင်းဆုံးဖြစ်အောင်လုပ်ပါ။
  2. ဒီဇိုင်းကို လုံခြုံသော ပတ်ဝန်းကျင်သို့ လွှဲပြောင်းပြီး လျှို့ဝှက်သော့ကို အပ်ဒိတ်လုပ်ရန် အလိုအလျောက် လုပ်ငန်းစဉ်ကို အကောင်အထည်ဖော်ပါ။ on-chip memory သည် သော့တန်ဖိုးကို ထည့်သွင်းထားသည်။ သော့ကို အပ်ဒိတ်လုပ်သောအခါ၊ မှတ်ဉာဏ် အစပျိုးခြင်း ဖြစ်သည်။ file (.mif) သည် ပြောင်းလဲနိုင်ပြီး “quartus_cdb –update_mif” တပ်ဆင်သူစီးဆင်းမှုသည် HDCP အကာအကွယ်ကီးကို ပြန်လည်စုစည်းခြင်းမပြုဘဲ ပြောင်းလဲနိုင်သည်။ ဤအဆင့်သည် အလွန်လျင်မြန်ပြီး မူလအချိန်ကို ထိန်းသိမ်းထားသည်။
  3. ထို့နောက် Intel Quartus Prime bitstream သည် FPGA သော့ဖြင့် စာဝှက်ထားပြီး နောက်ဆုံးစမ်းသပ်ခြင်းနှင့် အသုံးပြုခြင်းအတွက် လုံခြုံမှုမရှိသောပတ်ဝန်းကျင်သို့ ပြန်မလွှဲပြောင်းမီ FPGA သော့ဖြင့် စာဝှက်ပါ။

FPGA မှ လျှို့ဝှက်သော့ကို ပြန်လည်ရယူနိုင်သည့် အမှားရှာဝင်ရောက်မှုအားလုံးကို ပိတ်ရန် အကြံပြုထားသည်။ J ကို disable လုပ်ခြင်းဖြင့် အမှားရှာနိုင်စွမ်းကို လုံးဝပိတ်နိုင်သည်။TAG port သို့မဟုတ် ရွေးချယ်ပြီး disable လုပ်ပြီး ပြန်လုပ်ပါ။view စနစ်အတွင်း မှတ်ဉာဏ်တည်းဖြတ်ခြင်း သို့မဟုတ် Signal Tap ကဲ့သို့သော အမှားအယွင်းမရှိသော အင်္ဂါရပ်များသည် သော့ကို ပြန်လည်ရယူနိုင်သည်။ AN 556 ကို ကိုးကား- FPGA ဘစ်စကြောင်းကို ကုဒ်ဝှက်နည်းနှင့် J ကိုပိတ်ခြင်းကဲ့သို့သော လုံခြုံရေးရွေးချယ်စရာများကို စီစဉ်သတ်မှတ်ခြင်းအပါအဝင် FPGA လုံခြုံရေးအင်္ဂါရပ်များကို အသုံးပြုခြင်းဆိုင်ရာ နောက်ထပ်အချက်အလက်များအတွက် Intel FPGAs တွင် ဒီဇိုင်းလုံခြုံရေးအင်္ဂါရပ်များကို အသုံးပြုခြင်းTAG ဝင်ရောက်ခွင့်။

မှတ်ချက် -
MIF သိုလှောင်မှုရှိ လျှို့ဝှက်သော့၏နောက်ထပ်သော့ဖြင့် ရှုပ်ထွေးမှု သို့မဟုတ် ကုဒ်ဝှက်ခြင်း၏နောက်ထပ်အဆင့်ကို သင်စဉ်းစားနိုင်သည်။
ဆက်စပ်အချက်အလက်
AN 556- Intel FPGAs တွင် ဒီဇိုင်းလုံခြုံရေးအင်္ဂါရပ်များကို အသုံးပြုခြင်း။

၄.၅။ လုံခြုံရေး ထည့်သွင်းစဉ်းစားမှုများ
HDCP အင်္ဂါရပ်ကို အသုံးပြုသည့်အခါ၊ အောက်ပါ လုံခြုံရေးဆိုင်ရာ ထည့်သွင်းစဉ်းစားချက်များကို သတိထားပါ။

  • repeater စနစ်တစ်ခုကို ဒီဇိုင်းရေးဆွဲသည့်အခါတွင်၊ သင်သည် ရရှိထားသော ဗီဒီယိုအား TX IP ကို ​​အောက်ပါအခြေအနေများတွင် ဝင်ရောက်ခြင်းမှ ပိတ်ဆို့ရပါမည်။
    — လက်ခံရရှိသောဗီဒီယိုသည် HDCP-ကုဒ်ဝှက်ထားလျှင် (ဆိုလိုသည်မှာ RX IP မှ ကုဒ်ဝှက်မှုအခြေအနေ hdcp1_enabled သို့မဟုတ် hdcp2_enabled ဖြစ်သည်ဟု အခိုင်အမာဆိုသည်) နှင့် ထုတ်လွှင့်သောဗီဒီယိုသည် HDCP-ကုဒ်ဝှက်ထားခြင်းမဟုတ်ပါ (ဆိုလိုသည်မှာ ကုဒ်ဝှက်မှုအခြေအနေ hdcp1_enabled သို့မဟုတ် hdcp2_enabled သည် TX IP မှ အခိုင်အမာပြောဆိုထားခြင်း မရှိပါ။
    — လက်ခံရရှိသောဗီဒီယိုသည် HDCP TYPE 1 ဖြစ်ပါက (ဆိုလိုသည်မှာ RX IP မှ streamid_type အမျိုးအစားဖြစ်သည်ဟု အခိုင်အမာဆိုထားသည်) နှင့် ထုတ်လွှင့်သည့်ဗီဒီယိုသည် HDCP 1.4 ကုဒ်ဝှက်ထားသည် (ဆိုလိုသည်မှာ TX IP မှ ကုဒ်ဝှက်ခြင်းအခြေနေ hdcp1_enabled ကို အခိုင်အမာဖော်ပြထားသည်)
  • သင်၏ HDCP ထုတ်လုပ်မှုသော့များနှင့် မည်သည့်အသုံးပြုသူ၏ ကုဒ်ဝှက်ခြင်းသော့များ၏ လျှို့ဝှက်ရေးနှင့် ခိုင်မာမှုကို ထိန်းသိမ်းထားသင့်သည်။
  • Intel သည် မည်သည့် Intel Quartus Prime ပရောဂျက်များနှင့် ဒီဇိုင်းအရင်းအမြစ်ကိုမဆို တီထွင်ရန် သင့်အား အလေးအနက် အကြံပြုပါသည်။ files သည် သော့များကိုကာကွယ်ရန် လုံခြုံသော ကွန်ပျူတာပတ်ဝန်းကျင်တွင် ကုဒ်ဝှက်ခြင်းသော့များပါ၀င်သည်။
  • Intel သည် သင့်အား ခွင့်ပြုချက်မရှိဘဲ မိတ္တူကူးခြင်း၊ ပြောင်းပြန်အင်ဂျင်နီယာနှင့် t ကိုထည့်သွင်းထားသော ကုဒ်ဝှက်ခြင်းသော့များအပါအဝင် ဒီဇိုင်းကိုကာကွယ်ရန်အတွက် FPGAs တွင် ဒီဇိုင်းလုံခြုံရေးအင်္ဂါရပ်များကို အသုံးပြုရန် သင့်အား ပြင်းပြင်းထန်ထန်အကြံပြုထားသည်။ampနေမင်း။

ဆက်စပ်အချက်အလက်
AN 556- Intel FPGAs တွင် ဒီဇိုင်းလုံခြုံရေးအင်္ဂါရပ်များကို အသုံးပြုခြင်း။

၄.၆။ အမှားရှာပြင်ခြင်း လမ်းညွှန်ချက်များ
ဤအပိုင်းသည် အမှားရှာပြင်ခြင်းအတွက် အသုံးပြုနိုင်သည့် အသုံးဝင်သော HDCP အခြေအနေအချက်ပြအချက်ပြမှုနှင့် ဆော့ဖ်ဝဲလ်ဘောင်များကို ဖော်ပြထားပါသည်။ ၎င်းတွင် ဒီဇိုင်းဟောင်းကို လုပ်ဆောင်ခြင်းနှင့်ပတ်သက်၍ မကြာခဏမေးလေ့ရှိသောမေးခွန်းများ (FAQ) ပါရှိသည်။ampလဲ့

၄.၆.၁။ HDCP အခြေအနေ အချက်ပြမှုများ
HDCP IP cores များ၏ အလုပ်လုပ်ပုံ အခြေအနေ ကို သိရှိရန် အသုံးဝင်သော အချက်ပြ အများအပြား ရှိပါသည်။ ဤအချက်ပြမှုများကို ဒီဇိုင်းဟောင်းတွင် ရနိုင်သည်။ample ထိပ်တန်းအဆင့်ရှိပြီး onboard LEDs များနှင့်ချိတ်ဆက်ထားသည်-

အချက်ပြအမည် လုပ်ဆောင်ချက်
hdcp1_enabled_rx RX HDCP1x IP ကုဒ်ဝှက်ခြင်း အခြေအနေ 0- မလှုပ်ရှားပါ။
1: တက်ကြွ
hdcp2_enabled_rx RX HDCP2x IP ကုဒ်ဝှက်ခြင်း အခြေအနေ 0- မလှုပ်ရှားပါ။
1: တက်ကြွ
hdcp1_enabled_tx TX HDCP1x IP ကုဒ်ဝှက်ခြင်း အခြေအနေ 0- မလှုပ်ရှားပါ။
1: တက်ကြွ
hdcp2_enabled_tx TX HDCP2x IP ကုဒ်ဝှက်ခြင်း အခြေအနေ 0- မလှုပ်ရှားပါ။
1: တက်ကြွ

၎င်းတို့၏သက်ဆိုင်ရာ LED နေရာများအတွက် စာမျက်နှာ 57 ရှိ ဇယား 115 နှင့် စာမျက်နှာ 58 ရှိ ဇယား 115 ကို ကိုးကားပါ။
ဤအချက်ပြမှုများ၏တက်ကြွသောအခြေအနေသည် HDCP IP ကို ​​စစ်မှန်ကြောင်းသက်သေပြပြီး ကုဒ်ဝှက်ထားသော ဗီဒီယိုစီးကြောင်းကို လက်ခံခြင်း/ပေးပို့ခြင်းတို့ကို ညွှန်ပြသည်။ ဦးတည်ချက်တစ်ခုစီအတွက် HDCP1x သို့မဟုတ် HDCP2x သာ
ကုဒ်ဝှက်ခြင်း/အသွင်ဝှက်ခြင်း အခြေအနေ အချက်ပြများသည် အသက်ဝင်ပါသည်။ ဟောင်းအတွက်ampအကယ်၍ hdcp1_enabled_rx သို့မဟုတ် hdcp2_enabled_rx တစ်ခုခုသည် အသက်ဝင်နေပါက၊ RX ဘက်မှ HDCP ကို ​​ဖွင့်ထားပြီး ပြင်ပဗီဒီယိုအရင်းအမြစ်မှ ကုဒ်ဝှက်ထားသော ဗီဒီယိုစီးကြောင်းကို ကုဒ်ဝှက်နေသည်။

၄.၆.၂။ HDCP ဆော့ဖ်ဝဲ ကန့်သတ်ချက်များကို မွမ်းမံခြင်း။
HDCP အမှားရှာပြင်ခြင်းလုပ်ငန်းစဉ်ကို အဆင်ပြေချောမွေ့စေရန်၊ သင်သည် hdcp.c တွင် ကန့်သတ်ချက်များကို ပြင်ဆင်နိုင်သည်။
အောက်ပါဇယားသည် ပြင်ဆင်သတ်မှတ်နိုင်သော ကန့်သတ်ချက်များစာရင်းနှင့် ၎င်းတို့၏လုပ်ဆောင်ချက်များကို အကျဉ်းချုပ်ဖော်ပြထားသည်။

ကန့်သတ်ချက် လုပ်ဆောင်ချက်
SUPPORT_HDCP1X TX ဘက်မှ HDCP 1.4 ကို ဖွင့်ပါ။
SUPPORT_HDCP2X TX ဘက်မှ HDCP 2.3 ကို ဖွင့်ပါ။
DEBUG_MODE_HDCP TX HDCP အတွက် အမှားရှာပြင်စာတိုများကို ဖွင့်ပါ။
REPEATER_MODE HDCP ဒီဇိုင်း ex အတွက် ထပ်ခါထပ်ခါမုဒ်ကို ဖွင့်ပါ။ample

ကန့်သတ်ချက်များကိုမွမ်းမံရန်၊ တန်ဖိုးများကို hdcp.c တွင် လိုချင်သောတန်ဖိုးများပြောင်းပါ။ စုစည်းမှုကို မစတင်မီ build_sw_hdcp.sh တွင် အောက်ပါပြောင်းလဲမှုကို ပြုလုပ်ပါ။

  1. ပြုပြင်ထားသော ဆော့ဖ်ဝဲကို တားဆီးရန် အောက်ပါစာကြောင်းကို ရှာဖွေပြီး မှတ်ချက်ပေးလိုက်ပါ။ file မူရင်းဖြင့် အစားထိုးသည်။ files Intel Quartus Prime Software တပ်ဆင်မှုလမ်းကြောင်းမှ။
    intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - ထိပ်တန်း အစိတ်အပိုင်းများ ၁
  2.  အပ်ဒိတ်လုပ်ထားသောဆော့ဖ်ဝဲလ်ကိုစုစည်းရန် “./build_sw_hdcp.sh” ကိုဖွင့်ပါ။
  3. .elf ထုတ်ပေးသည်။ file ဒီဇိုင်းတွင် နည်းလမ်းနှစ်မျိုးဖြင့် ထည့်သွင်းနိုင်သည်။
    a “nios2-download -g file နာမည်>" သင့်လျော်သောလုပ်ဆောင်နိုင်စွမ်းကိုသေချာစေရန် ဒေါင်းလုဒ်ဆွဲခြင်းလုပ်ငန်းစဉ်ပြီးဆုံးပြီးနောက် စနစ်ကို ပြန်လည်သတ်မှတ်ပါ။
    ခ မမ်မိုရီ ကနဦးသတ်မှတ်ခြင်းကို မွမ်းမံရန် “quartus_cdb –-update_mif” ကို ဖွင့်ပါ။ file၎။ .sof အသစ်ထုတ်လုပ်ရန် assembler ကို run ပါ။ file အပ်ဒိတ်လုပ်ထားသော ဆော့ဖ်ဝဲများ ပါဝင်သည်။

၄.၆.၃။ အမေးများသောမေးခွန်းများ (FAQ)
ဇယား 59. ပျက်ကွက်ခြင်းလက္ခဏာများနှင့် လမ်းညွှန်ချက်များ

နံပါတ် ပျက်ကွက်ရောဂါလက္ခဏာ လမ်းညွှန်ချက်
1. RX သည် ကုဒ်ဝှက်ထားသော ဗီဒီယိုကို လက်ခံရရှိသော်လည်း TX သည် အပြာ သို့မဟုတ် အနက်ရောင်ဖြင့် တည်ငြိမ်ဗီဒီယိုကို ပေးပို့နေသည်။ ၎င်းသည် ပြင်ပစုပ်ခွက်ဖြင့် TX စစ်မှန်ကြောင်း မအောင်မြင်သောကြောင့်ဖြစ်သည်။ ရေစီးကြောင်းမှ ဝင်လာသော ဗီဒီယိုကို ကုဒ်ဝှက်ထားလျှင် HDCP စွမ်းရည်ရှိသော ထပ်တူထပ်ကိရိယာသည် ဗီဒီယိုကို ကုဒ်မထားသော ဖော်မတ်ဖြင့် မပို့ရပါ။ ၎င်းကိုအောင်မြင်ရန်၊ RX HDCP ကုဒ်ဝှက်ခြင်းအခြေအနေအချက်ပြအချက်ပြမှုသည် အသက်ဝင်နေချိန်တွင် TX HDCP ကုဒ်ဝှက်ခြင်းအခြေအနေအချက်ပြမှု မလုပ်ဆောင်သည့်အခါ အပြာ သို့မဟုတ် အနက်ရောင်ရှိ တည်ငြိမ်ဗီဒီယိုသည် အထွက်ဗီဒီယိုကို အစားထိုးသည်။
တိကျသောလမ်းညွှန်ချက်များအတွက် ကိုးကားပါ။ လုံခြုံရေး ထည့်သွင်းစဉ်းစားမှုများ စာမျက်နှာ 117 တွင်။ သို့သော်၊ ဤအပြုအမူသည် HDCP ဒီဇိုင်းကိုဖွင့်သည့်အခါ အမှားရှာပြင်ခြင်းလုပ်ငန်းစဉ်ကို အဟန့်အတားဖြစ်စေနိုင်သည်။ အောက်တွင် ဒီဇိုင်းဟောင်းရှိ ဗီဒီယိုပိတ်ဆို့ခြင်းကို ပိတ်ရန် နည်းလမ်းဖြစ်သည်။ample-
1. ဒီဇိုင်းဟောင်း၏ ထိပ်တန်းအဆင့်တွင် အောက်ပါ port ချိတ်ဆက်မှုကို ရှာဖွေပါ။ampလဲ့ ဤ port သည် hdmi_tx_top module မှပိုင်ဆိုင်သည်။
2. ဆိပ်ကမ်းချိတ်ဆက်မှုကို အောက်ပါလိုင်းသို့ ပြုပြင်ပါ-
2. TX HDCP ကုဒ်ဝှက်ခြင်းအခြေအနေအချက်ပြမှုသည် အသက်ဝင်သော်လည်း နှင်းရုပ်ပုံသည် ရေအောက်ကန်စွန်းတွင် ပြသထားသည်။ ဤအရာသည် စီးဆင်းနေသော ကုဒ်ဝှက်ထားသော ဗီဒီယိုကို မှန်ကန်စွာ ကုဒ်ဝှက်ထားခြင်း မရှိခြင်းကြောင့် ဖြစ်သည်။
TX HDCP IP သို့ ကမ္ဘာလုံးဆိုင်ရာ အဆက်မပြတ် (LC128) ကို ပေးကြောင်း သေချာပါစေ။ တန်ဖိုးသည် ထုတ်လုပ်မှုတန်ဖိုးနှင့် မှန်ကန်ရမည်။
3. TX HDCP ကုဒ်ဝှက်ခြင်းအခြေအနေအချက်ပြမှုသည် မတည်မငြိမ် သို့မဟုတ် အမြဲမလှုပ်ရှားပါ။ ၎င်းသည် downstream sink ဖြင့် TX စစ်မှန်ကြောင်းမအောင်မြင်သောကြောင့်ဖြစ်သည်။ အမှားရှာပြင်ခြင်းလုပ်ငန်းစဉ်ကို အဆင်ပြေချောမွေ့စေရန်၊ သင်သည် ၎င်းကို ဖွင့်နိုင်သည်။ DEBUG_MODE_HDCP hdcp.c တွင် ကန့်သတ်ချက် ကိုးကားပါ။ HDCP ဆော့ဖ်ဝဲ ကန့်သတ်ချက်များကို မွမ်းမံခြင်း။ လမ်းညွှန်ချက်များကို စာမျက်နှာ ၁၁၈ တွင် ဖော်ပြထားသည်။ အောက်ပါ 118a-3c သည် TX အထောက်အထားမခိုင်လုံခြင်း၏ ဖြစ်နိုင်ခြေရှိသော အကြောင်းရင်းများ ဖြစ်နိုင်သည်။
3a ဆော့ဖ်ဝဲ အမှားပြင်ဆင်ခြင်းမှတ်တမ်းသည် ဤစာကို “HDCP 1.4 ကို downstream (Rx)” မှ မပံ့ပိုးနိုင်ပါ။ မက်ဆေ့ချ်သည် ရေစုန်နစ်သည် HDCP 2.3 နှင့် HDCP 1.4 နှစ်ခုစလုံးကို ပံ့ပိုးမထားကြောင်း ဖော်ပြသည်။
ရေစုန်နစ်သည် HDCP 2.3 သို့မဟုတ် HDCP 1.4 ကို ပံ့ပိုးထားကြောင်း သေချာပါစေ။
၅ခ။ TX အထောက်အထားစိစစ်ခြင်းသည် လမ်းတစ်ဝက်တွင် မအောင်မြင်ပါ။ ၎င်းသည် လက်မှတ်အတည်ပြုခြင်း၊ နေရာဒေသစစ်ဆေးခြင်း စသည်တို့ကဲ့သို့သော TX အထောက်အထားစိစစ်ခြင်း၏ မည်သည့်အစိတ်အပိုင်းကြောင့်မဆို ပျက်ကွက်နိုင်သည်။ downstream sink သည် ထုတ်လုပ်ရေးကီးကို အသုံးပြုနေသော်လည်း facsimile key မဟုတ်ကြောင်း သေချာပါစေ။
3c။ ဆော့ဖ်ဝဲ အမှားအယွင်းမှတ်တမ်းသည် “ပြန်လည် အထောက်အထားစိစစ်ခြင်း” ကို ဆက်လက်ပုံနှိပ်သည်။ ရရှိထားသော ဗီဒီယိုကို မှန်ကန်စွာ ကုဒ်ကုဒ်ဝှက်ထားခြင်း မရှိသောကြောင့် ရေစုန်နစ်သည် ပြန်လည် စစ်မှန်ကြောင်း အထောက်အထားပြရန် တောင်းဆိုထားသည်ကို ဤမက်ဆေ့ချ်က ဖော်ပြပါသည်။ TX HDCP IP သို့ ကမ္ဘာလုံးဆိုင်ရာ အဆက်မပြတ် (LC128) ကို ပေးကြောင်း သေချာပါစေ။ တန်ဖိုးသည် ထုတ်လုပ်မှုတန်ဖိုးဖြစ်ပြီး တန်ဖိုးမှန်ကန်ရပါမည်။
ဆက်ရန်…
နံပါတ် ပျက်ကွက်ရောဂါလက္ခဏာ လမ်းညွှန်ချက်
HDCP authentication ပြီးဆုံးပြီးနောက် လိုအပ်သည်"
4. RX HDCP ကုဒ်ဝှက်ခြင်းအခြေနေအချက်ပြအချက်ပြမှုသည် အထက်စီးကြောင်းရင်းမြစ်မှ HDCP ကိုဖွင့်ထားသော်လည်း မလှုပ်ရှားပါ။ ၎င်းသည် RX HDCP IP သည် စစ်မှန်ကြောင်းအထောက်အထားမပြည့်မီကြောင်း ညွှန်ပြသည်။ ပုံသေအားဖြင့်၊ REPEATER_MODE ဒီဇိုင်း ex တွင် parameter ကိုဖွင့်ထားသည်။ampလဲ့ အကယ်၍ REPEATER_MODE ဖွင့်ထားပါသည်၊ TX HDCP IP ကို ​​စစ်မှန်ကြောင်းသေချာပါစေ။

ဟို REPEATER_MODE ကန့်သတ်ချက်များကို ဖွင့်ထားပါသည်၊ TX ကို HDCP လုပ်နိုင်သော စုပ်ခွက်တစ်ခုနှင့် ချိတ်ဆက်ထားလျှင် RX HDCP IP သည် ထပ်လောင်းတစ်ခုအဖြစ် စစ်မှန်ကြောင်းအထောက်အထားပြရန် ကြိုးစားသည်။ ရေအောက်ဆင်းနစ်ဖြင့် အထောက်အထားစိစစ်ခြင်းကို အပြီးသတ်ရန် TX HDCP IP ကို ​​စောင့်ဆိုင်းနေစဉ် တစ်ဝက်တစ်ပျက် စစ်မှန်ကြောင်း ရပ်တန့်ပြီး RECEIVERID_LIST ကို RX HDCP IP သို့ ပေးပို့ပါ။ HDCP Specification တွင် သတ်မှတ်ထားသည့်အတိုင်း အချိန်ကုန်ဆုံးမှုသည် 2 စက္ကန့်ဖြစ်သည်။ TX HDCP IP သည် ဤကာလအတွင်း စစ်မှန်ကြောင်းအထောက်အထားပြခြင်းကို အပြီးသတ်နိုင်ခြင်းမရှိပါက၊ အထက်စီးကြောင်းရင်းမြစ်သည် စစ်မှန်ကြောင်းအထောက်အထားပြခြင်းကို မအောင်မြင်ကြောင်း သတ်မှတ်ပြီး HDCP Specification တွင် သတ်မှတ်ထားသည့်အတိုင်း ပြန်လည်အထောက်အထားပြခြင်းကို စတင်လုပ်ဆောင်ပါသည်။
မှတ်ချက် - • ကိုးကားပါ။ HDCP ဆော့ဖ်ဝဲ ကန့်သတ်ချက်များကို မွမ်းမံခြင်း။ စာမျက်နှာ 118 တွင် အဆိုပါနည်းလမ်းကို ပိတ်ရန် REPEATER_MODE အမှားရှာပြင်ခြင်းရည်ရွယ်ချက်အတွက် ကန့်သတ်ချက်။ ပိတ်ပြီးနောက် REPEATER_MODE ကန့်သတ်ချက်များ၊ RX HDCP IP သည် အဆုံးမှတ်လက်ခံသူအဖြစ် စစ်မှန်ကြောင်းအထောက်အထားပြရန် အမြဲကြိုးစားသည်။ TX HDCP IP သည် အထောက်အထားစိစစ်ခြင်းလုပ်ငန်းစဉ်ကို တံခါးမပိတ်ပါ။
• အကယ်၍များ REPEATER_MODE ကန့်သတ်ဘောင်ကို ဖွင့်မထားပါ၊ HDCP IP သို့ပေးထားသော HDCP သော့သည် ထုတ်လုပ်မှုတန်ဖိုးဖြစ်ပြီး တန်ဖိုးမှန်ကန်ကြောင်း သေချာပါစေ။
5. RX HDCP ကုဒ်ဝှက်ခြင်း အခြေအနေအချက်ပြမှုမှာ မတည်ငြိမ်ပါ။ ၎င်းသည် စစ်မှန်ကြောင်းအထောက်အထားရရှိပြီးနောက် RX HDCP IP သည် ပြန်လည်စစ်မှန်ကြောင်းအထောက်အထားပြရန် တောင်းဆိုထားသည်။ အဝင်ကုဒ်ဝှက်ထားသော ဗီဒီယိုသည် RX HDCP IP မှ မှန်ကန်စွာ စာဝှက်မထားသောကြောင့် ဖြစ်နိုင်သည်။ RX HDCP IP core သို့ ပေးထားသည့် global constant (LC128) သည် ထုတ်လုပ်မှုတန်ဖိုးဖြစ်ပြီး တန်ဖိုးမှန်ကန်ကြောင်း သေချာပါစေ။

HDMI Intel Arria 10 FPGA IP ဒီဇိုင်း Example အသုံးပြုသူလမ်းညွှန် မော်ကွန်း

ဤအသုံးပြုသူလမ်းညွှန်၏ နောက်ဆုံးနှင့် ယခင်ဗားရှင်းများအတွက် HDMI Intel® Arria 10 FPGA IP Design Ex ကို ကိုးကားပါ။ample အသုံးပြုသူလမ်းညွှန်။ IP သို့မဟုတ် ဆော့ဖ်ဝဲဗားရှင်းကို မဖော်ပြထားပါက၊ ယခင် IP သို့မဟုတ် ဆော့ဖ်ဝဲဗားရှင်းအတွက် အသုံးပြုသူလမ်းညွှန်ကို အကျုံးဝင်ပါသည်။
IP ဗားရှင်းများသည် Intel Quartus Prime Design Suite ဆော့ဖ်ဝဲလ်ဗားရှင်း v19.1 အထိ တူညီပါသည်။ Intel Quartus Prime Design Suite ဆော့ဖ်ဝဲဗားရှင်း 19.2 သို့မဟုတ် နောက်ပိုင်းတွင် IP မှ
cores များတွင် IP ဗားရှင်းအသစ်အစီအစဥ်တစ်ခုရှိသည်။

HDMI Intel Arria 10 FPGA IP Design Ex အတွက် ပြန်လည်ပြင်ဆင်မှုမှတ်တမ်းample အသုံးပြုသူလမ်းညွှန်

စာရွက်စာတမ်းဗားရှင်း Intel Quartus Prime ဗားရှင်း IP ဗားရှင်း အပြောင်းအလဲများ
2022.12.27 22.4 19.7.1 ဒီဇိုင်းဟောင်း၏ ဟာ့ဒ်ဝဲနှင့် ဆော့ဖ်ဝဲ လိုအပ်ချက်များကဏ္ဍတွင် HDMI သမီးကတ် ပြန်လည်ပြင်ဆင်မှုကို ရွေးချယ်ခြင်းအတွက် ကန့်သတ်ချက်အသစ်တစ်ခုကို ထည့်သွင်းခဲ့သည်ampHDMI 2.0 (FRL မဟုတ်သောမုဒ်) အတွက် le
2022.07.29 22.2 19.7.0 • Nios II EDS ၏ Windows* ဗားရှင်းမှ Cygwin အစိတ်အပိုင်းကို ဖယ်ရှားခြင်းနှင့် Windows* အသုံးပြုသူများအတွက် WSL ထည့်သွင်းရန် လိုအပ်ချက်။
• စာရွက်စာတမ်းတစ်ခုလုံးတွင် သက်ဆိုင်သည့် Revision 4 မှ 9 အထိ အပ်ဒိတ်လုပ်ထားသော သမီးကတ်ဗားရှင်း။
2021.11.12 21.3 19.6.1 • သော့ကုဒ်ဝှက်ခြင်းဆော့ဖ်ဝဲ (KEYENC) အသစ်ကိုဖော်ပြရန် အပိုင်းခွဲခွဲခွဲများကို ပြင်ပ flash memory သို့မဟုတ် EEPROM (Support HDCP Key Management = 1) တွင် သိမ်းဆည်းထားသော ကုဒ်ဝှက်ထားသော HDCP ထုတ်လုပ်မှုသော့များကို အပ်ဒိတ်လုပ်ထားပါသည်။
• အောက်ပါကိန်းဂဏန်းများကို ဖယ်ရှားခဲ့သည်-
- RX သီးသန့်သော့အတွက် Facsimile Key R1 ၏ဒေတာခင်းကျင်းမှု
— HDCP ထုတ်လုပ်မှုသော့များ (နေရာယူသူ) ၏ ဒေတာခင်းကျင်းမှုများ
- HDCP Protection Key (ကြိုတင်သတ်မှတ်ထားသောသော့) ၏ဒေတာခင်းကျင်း
— HDCP ကာကွယ်မှုကီးကို hdcp2x_tx_kmem.mif တွင် အစပြုထားသည်။
— HDCP ကာကွယ်မှုကီးကို hdcp1x_rx_kmem.mif တွင် အစပြုထားသည်။
— HDCP ကာကွယ်မှုကီးကို hdcp1x_tx_kmem.mif တွင် အစပြုထားသည်။
• အပိုင်းခွဲ HDCP ကီးမြေပုံကို DCP ကီးမှ ရွှေ့ထားသည်။ Files သည် အမှားအယွင်းဆိုင်ရာ လမ်းညွှန်ချက်များမှ FPGA တွင် ရိုးရိုး HDCP ထုတ်လုပ်မှုသော့များကို သိမ်းဆည်းရန် (HDCP Key Management = 0) ကို ပံ့ပိုးသည်။
2021.09.15 21.1 19.6.0 ncsim ကိုးကားချက်ကို ဖယ်ရှားခဲ့သည်။
2021.05.12 21.1 19.6.0 • ပံ့ပိုးသည့်အခါ FRL = 1 သို့မဟုတ် SUPPORT HDCP ကီးစီမံခန့်ခွဲမှု = 1 ကို ပုံ 29 HDCP ကျော် HDMI ဒီဇိုင်း Ex အတွက် ဖော်ပြချက်သို့ ထည့်ခဲ့သည်ample Block Diagram
• HDCP သော့မှတ်ဉာဏ်တွင် အဆင့်များကို ပေါင်းထည့်ထားသည်။ fileDesign Walkthrough တွင် s ။
• ပံ့ပိုးပေးသည့်အခါ FRL = 0 အပိုင်းကို ထည့်သွင်းပြီး ဟာဒ်ဝဲကို စနစ်ထည့်သွင်းပါ။
• ဒီဇိုင်းကိုထုတ်လုပ်ခြင်းတွင် Support HDCP Key Management ဘောင်ကိုဖွင့်ရန် အဆင့်ကို ပေါင်းထည့်ထားသည်။
• ပြင်ပ flash memory သို့မဟုတ် EEPROM (HDCP Key Management = 1) တွင် သိမ်းဆည်းထားသော ကုဒ်ဝှက်ထားသော HDCP ထုတ်လုပ်မှုသော့အသစ်တစ်ခုကို ထပ်ထည့်ထားသည်။
ဆက်ရန်…
စာရွက်စာတမ်းဗားရှင်း Intel Quartus Prime ဗားရှင်း IP ဗားရှင်း အပြောင်းအလဲများ
• Push Button နှင့် LED Indicators (SUPPORT FRL = 0) သို့ Table Push Button နှင့် LED Indicators များကို အမည်ပြောင်းပါ။
• Added Table Push Button နှင့် LED Indicators (SUPPORT FRL = 1)။
• FPGA ဒီဇိုင်းတွင် ထည့်သွင်းထားသော ကုဒ်ဝှက်ခြင်းသော့ကို အကာအကွယ်ပေးသည့် အခန်းအသစ်တစ်ခုကို ထပ်ထည့်ထားသည်။
• အမှားရှာပြင်ခြင်းဆိုင်ရာ လမ်းညွှန်ချက်များနှင့် ကဏ္ဍခွဲများ HDCP အခြေအနေအချက်ပြမှုများ၊ HDCP ဆော့ဖ်ဝဲ ကန့်သတ်ချက်များအား မွမ်းမံခြင်းနှင့် မကြာခဏမေးလေ့ရှိသော မေးခွန်းများကို အပိုင်းအသစ်တစ်ခု ထပ်ထည့်ထားသည်။
2021.04.01 21.1 19.6.0 • RX-Only သို့မဟုတ် TX-Only ဒီဇိုင်းအတွက် လိုအပ်သော အပ်ဒိတ်လုပ်ထားသော ပုံအစိတ်အပိုင်းများ။
• မွမ်းမံထားသော ဇယားကို ဖန်တီးထားသော RTL Files.
• အဆင့်မြှင့်ထားသော ပုံ HDMI RX ထိပ်တန်း အစိတ်အပိုင်းများ။
• အပိုင်းကို ဖယ်ရှားထားသော HDMI RX ထိပ်တန်းလင့်ခ် လေ့ကျင့်ရေးလုပ်ငန်းစဉ်။
• မတူညီသော FRL နှုန်းထားများဖြင့် ဒီဇိုင်းကို လုပ်ဆောင်ခြင်းတွင် အဆင့်များကို အပ်ဒိတ်လုပ်ထားသည်။
• အဆင့်မြှင့်ထားသော ပုံ HDMI 2.1 ဒီဇိုင်း Example Clocking Scheme ။
• မွမ်းမံထားသော Table Clocking Scheme Signals
• Transceiver Arbiter မှ TX ထိပ်အထိ ချိတ်ဆက်မှုတစ်ခုထည့်ရန် ပုံ HDMI RX-TX Block Diagram ကို အပ်ဒိတ်လုပ်ထားသည်။
2020.09.28 20.3 19.5.0 • HDMI 2.1 ဒီဇိုင်းဟောင်းကို သတိပြုပါ။ample FRL မုဒ်တွင် HDMI Intel FPGA IP Design Ex တွင် အမြန်နှုန်းအဆင့် –1 စက်ပစ္စည်းများကိုသာ ပံ့ပိုးပေးသည်။ample Intel Arria 10 စက်များအတွက် အမြန်စတင်လမ်းညွှန် နှင့် HDMI 2.1 ဒီဇိုင်း Example (ပံ့ပိုးမှု FRL = 1) ကဏ္ဍများ။ ဒီဇိုင်းသည် အမြန်နှုန်းအဆင့်အားလုံးကို ထောက်ပံ့ပေးသည်။
• ls_clk အချက်အလက်အားလုံးကို HDMI 2.1 ဒီဇိုင်းဟောင်းမှ ဖယ်ရှားခဲ့သည်။ampဆက်စပ်ကဏ္ဍများ။ ls_clk ဒိုမိန်းကို ဒီဇိုင်းဟောင်းတွင် အသုံးမပြုတော့ပါ။ampလဲ့
• HDMI 2.1 ဒီဇိုင်းဟောင်းအတွက် ဘလောက်ပုံများကို အပ်ဒိတ်လုပ်ထားသည်။ampHDMI 2.1 ဒီဇိုင်း Ex ရှိ FRL မုဒ်တွင်ample (FRL = 1 ပံ့ပိုးမှု)၊ RX- သီးသန့် ဖန်တီးခြင်း သို့မဟုတ် TX-Only ဒီဇိုင်းများ ဒီဇိုင်း အစိတ်အပိုင်းများ နှင့် Clocking Scheme ကဏ္ဍများ။
• လမ်းညွှန်များကို အပ်ဒိတ်လုပ်ပြီး ထုတ်ပေးသည်။ fileDirectory Structure ကဏ္ဍများတွင် s စာရင်း။
• မသက်ဆိုင်သောအချက်ပြမှုများကို ဖယ်ရှားပြီး အောက်ပါ HDMI 2.1 ဒီဇိုင်းဟောင်း၏ ဖော်ပြချက်အား ပေါင်းထည့်ခြင်း သို့မဟုတ် တည်းဖြတ်ခြင်းampအင်တာဖေ့စ်အချက်ပြမှုများကဏ္ဍရှိ le အချက်ပြမှုများ-
— sys_init
— txpl_frl_locked
— tx_os
— txphy_rcfg* အချက်ပြမှုများ
— tx_reconfig_done
— txcore_tbcr
— pio_in0_external_connection_export
• Design RTL Parameters ကဏ္ဍတွင် အောက်ပါ ဘောင်များကို ပေါင်းထည့်သည်-
— EDID_RAM_ADDR_WIDTH
— BITEC_DAUGHTER_CARD_REV
- FPLL ကိုသုံးပါ။
— POLARITY_INVERSION
ဆက်ရန်…
စာရွက်စာတမ်းဗားရှင်း Intel Quartus Prime ဗားရှင်း IP ဗားရှင်း အပြောင်းအလဲများ
• HDMI 2.0 ဒီဇိုင်းဟောင်းအတွက် ဘလောက်ပုံများကို အပ်ဒိတ်လုပ်ထားသည်။ampHDMI 2.0 Design Ex ရှိ Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲအတွက် leample (ပံ့ပိုးမှု FRL = 0)၊ RX-Only သို့မဟုတ် TX-Only Designs ဒီဇိုင်းအစိတ်အပိုင်းများကို ဖန်တီးခြင်းနှင့် Clocking Scheme ကဏ္ဍများ။
• နာရီကို အပ်ဒိတ်လုပ်ပြီး ဒိုင်နမစ်အကွာအဝေးနှင့် မာစတာလုပ်ဆောင်ခြင်း (HDR) InfoFrame ထည့်သွင်းခြင်းနှင့် စစ်ထုတ်ခြင်းကဏ္ဍရှိ အချက်ပြအမည်များကို ပြန်လည်သတ်မှတ်ပါ။
• မသက်ဆိုင်သောအချက်ပြမှုများကို ဖယ်ရှားပြီး အောက်ပါ HDMI 2.0 ဒီဇိုင်းဟောင်း၏ ဖော်ပြချက်ကို ပေါင်းထည့်ခြင်း သို့မဟုတ် တည်းဖြတ်ခြင်းampအင်တာဖေ့စ်အချက်ပြမှုများကဏ္ဍရှိ le အချက်ပြမှုများ-
— clk_fpga_b3_p
— REFCLK_FMCB_P
— fmcb_la_tx_p_11
— fmcb_la_rx_n_9e
— fr_clck
— reset_xcvr_powerup
— nios_tx_i2c* အချက်ပြမှုများ
— hdmi_ti_i2c* အချက်ပြမှုများ
— tx_i2c_avalon* အချက်ပြမှုများ
— နာရီ_တံတား_0_in_clk_clk
— reset_bridge_0_reset_reset_n
— i2c_master* အချက်ပြမှုများ
— nios_tx_i2c* အချက်ပြမှုများ
— measure_valid_pio_external_connectio n_export
— oc_i2c_av_slave_translator_avalon_an ti_slave_0* အချက်ပြမှုများ
— powerup_cal_done_export
— rx_pma_cal_busy_export
— rx_pma_ch_export
— rx_pma_rcfg_mgmt* အချက်ပြမှုများ
• Simulation testbench နှင့် ဒီဇိုင်းများအတွက် ပံ့ပိုးမထားကြောင်း မှတ်ချက်တစ်ခု ထပ်ထည့်ထားသည်။ I2C ပါဝင်သည်။ ပါရာမီတာကို ဖွင့်ပြီး Simulation Testbench ကဏ္ဍရှိ သရုပ်ပြမှုမက်ဆေ့ဂျ်ကို အပ်ဒိတ်လုပ်ထားသည်။
• သင့်ဒီဇိုင်းကို အဆင့်မြှင့်တင်ခြင်းကဏ္ဍကို အပ်ဒိတ်လုပ်ထားသည်။
2020.04.13 20.1 19.4.0 • HDMI 2.1 ဒီဇိုင်းဟောင်းကို သတိပြုပါ။ample FRL မုဒ်တွင် HDMI Intel FPGA IP Design Ex တွင် အမြန်နှုန်းအဆင့် –1 စက်ပစ္စည်းများကိုသာ ပံ့ပိုးပေးသည်။ample Intel Arria 10 စက်များအတွက် အမြန်စတင်လမ်းညွှန်နှင့် HDMI 2.1 ဒီဇိုင်း Ex အတွက် အသေးစိတ်ဖော်ပြချက်ample (ပံ့ပိုးမှု FRL = 1) ကဏ္ဍများ။
• HDCP ကို ​​HDMI ဒီဇိုင်း Ex သို့ ရွှေ့ထားသည်။ample Intel Arria 10 စက်ကိရိယာများကဏ္ဍအတွက် HDMI Intel FPGA IP အသုံးပြုသူလမ်းညွှန်မှ။
• အသံဖိုင်များပါဝင်ရန် ဒီဇိုင်းအပိုင်းကို ပုံဖော်ခြင်းအား တည်းဖြတ်ထားသည်။ample generator၊ sideband data generator နှင့် auxiliary data generator တို့သည် အောင်မြင်သော simulation message ကို အပ်ဒိတ်လုပ်ပါသည်။
• သရုပ်ဖော်ခြင်းအတွက်သာ ရနိုင်သည်ဟု ဖော်ပြထားသည့် မှတ်စုကို ဖယ်ရှားလိုက်ပါ။ FRL ကိုပံ့ပိုးပါ။ မသန်စွမ်းဒီဇိုင်းများမှတ်စု။ Simulation ကို ယခုရရှိနိုင်ပါပြီ။ FRL ကိုပံ့ပိုးပါ။ ဒီဇိုင်းများကိုလည်း ဖွင့်ထားသည်။
• HDMI 2.1 Design Ex အတွက် အသေးစိတ်ဖော်ပြချက်တွင် အင်္ဂါရပ်ဖော်ပြချက်ကို အပ်ဒိတ်လုပ်ထားသည်။ample (Support FRL Enabled) ကဏ္ဍ။
ဆက်ရန်…
စာရွက်စာတမ်းဗားရှင်း Intel Quartus Prime ဗားရှင်း IP ဗားရှင်း အပြောင်းအလဲများ
• HDMI 2.1 RX-TX Design Block Diagram၊ ဒီဇိုင်း အစိတ်အပိုင်းများနှင့် HDMI 2.1 ဒီဇိုင်း ex အတွက် RX-Only သို့မဟုတ် TX-Only Designs ကဏ္ဍများကို တည်းဖြတ်ပြီးampလဲ့ အစိတ်အပိုင်းအသစ်များနှင့် ဖယ်ရှားလိုက်သော အစိတ်အပိုင်းများကို အသုံးချ၍မရတော့ပါ။
• Creating RX-Only သို့မဟုတ် TX-Only Designs ကဏ္ဍတွင် main.c script ညွှန်ကြားချက်ကို တည်းဖြတ်ထားသည်။
• ဖိုင်တွဲအသစ်များနှင့် ဖိုင်တွဲအသစ်များထည့်ရန် လမ်းညွှန်ဖွဲ့စည်းပုံကဏ္ဍများကို အပ်ဒိတ်လုပ်ခဲ့သည်။ files HDMI 2.0 နှင့် HDMI နှစ်ခုလုံးအတွက်
2.1 ဒီဇိုင်း examples
• HDMI 2.1 ဒီဇိုင်းဟောင်းအတွက် ဟာ့ဒ်ဝဲနှင့် ဆော့ဖ်ဝဲလ်လိုအပ်ချက်များကဏ္ဍကို အပ်ဒိတ်လုပ်ထားသည်။ampလဲ့
• HDMI 2.1 ဒီဇိုင်း ex အတွက် Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering အပိုင်းရှိ ဘလောက်ဇယားနှင့် အချက်ပြဖော်ပြချက်များကို အပ်ဒိတ်လုပ်ခဲ့သည်ampလဲ့
• HDMI 2.1 ဒီဇိုင်းဟောင်းအတွက် မတူညီသော FRL နှုန်းထားများဖြင့် ဒီဇိုင်းကို လုပ်ဆောင်ခြင်း ကဏ္ဍအသစ်တစ်ခု ထပ်ထည့်ထားသည်။amples
• HDMI 2.1 ဒီဇိုင်း ex အတွက် Clocking Scheme အပိုင်းရှိ ဘလောက်ဇယားနှင့် အချက်ပြဖော်ပြချက်များကို အပ်ဒိတ်လုပ်ခဲ့သည်ampလဲ့
• HDMI 2.1 ဒီဇိုင်း ex အတွက် Hardware Setup ကဏ္ဍတွင် အသုံးပြုသူ DIP ခလုတ်အကြောင်း ထည့်သွင်းဖော်ပြချက်ampလဲ့
• HDMI 2.1 ဒီဇိုင်းဟောင်းအတွက် ဒီဇိုင်းကန့်သတ်ချက်များအပိုင်းကို အပ်ဒိတ်လုပ်ထားသည်။ampလဲ့
• သင့်ဒီဇိုင်းကို အဆင့်မြှင့်တင်ခြင်းကဏ္ဍကို အပ်ဒိတ်လုပ်ထားသည်။
• HDMI 2.0 နှင့် HDMI 2.1 ဒီဇိုင်းဟောင်းအတွက် Simulation Testbench ကဏ္ဍများကို အပ်ဒိတ်လုပ်ထားသည်။amples
2020.01.16 19.4 19.3.0 • HDMI Intel FPGA IP ဒီဇိုင်း Ex ကို အပ်ဒိတ်လုပ်ထားသည်။ample အသစ်ထည့်သွင်းထားသော HDMI 10 ဒီဇိုင်းဟောင်းအကြောင်း အချက်အလက်နှင့်အတူ Intel Arria 2.1 စက်များအတွက် အမြန်စတင်လမ်းညွှန်ampFRL မုဒ်ဖြင့်။
• HDMI 2.1 ဒီဇိုင်း Ex အတွက် အသေးစိတ်ဖော်ပြချက် အခန်းအသစ်တစ်ခု ထပ်ထည့်ထားသည်။ampအသစ်ထည့်သွင်းထားသောဒီဇိုင်း ex နှင့်ပတ်သက်သော သက်ဆိုင်ရာအချက်အလက်အားလုံးပါ၀င်သော le (FRL Enabled) ကို ပံ့ပိုးပေးသည်။ampလဲ့
• HDMI Intel FPGA IP Design Ex ကို အမည်ပြောင်းခဲ့သည်။ample HDMI 2.0 ဒီဇိုင်း Ex အတွက် အသေးစိတ်ဖော်ပြချက်သို့ အသေးစိတ်ဖော်ပြချက်ampပိုရှင်းလင်းအောင် လုပ်ပါ။
2019.10.31 18.1 18.1 • Added ထုတ်ပေးသည်။ filetx_control_src ဖိုဒါရှိ s- ti_i2c.c နှင့် ti_i2c.h။
• ဟာ့ဒ်ဝဲနှင့် ဆော့ဖ်ဝဲ လိုအပ်ချက်များနှင့် ဒီဇိုင်းကဏ္ဍများကို စုစည်းခြင်းနှင့် စမ်းသပ်ခြင်း အပိုင်းများတွင် FMC သမီးကတ် ပြန်လည်ပြင်ဆင်မှု 11 အတွက် ပံ့ပိုးမှု ထပ်ထည့်ထားသည်။
• ဒီဇိုင်းကန့်သတ်ချက်အပိုင်းကို ဖယ်ရှားခဲ့သည်။ အများဆုံး လွဲချော်နေသော ကန့်သတ်ချက်များအပေါ် အချိန်ကိုက်ချိုးဖောက်မှုဆိုင်ရာ ကန့်သတ်ချက်ကို ဗားရှင်းဖြင့် ဖြေရှင်းခဲ့သည်။
HDMI Intel FPGA IP ၏ 18.1။
• Bitec HDMI သတို့သမီးကတ်၏ ပြန်လည်ပြင်ဆင်မှုကို သင်ရွေးချယ်နိုင်စေရန်အတွက် RTL ကန့်သတ်ချက်အသစ်၊ BITEC_DAUGHTER_CARD_REV ကို ထည့်သွင်းခဲ့သည်။
ဆက်ရန်…
စာရွက်စာတမ်းဗားရှင်း Intel Quartus Prime ဗားရှင်း IP ဗားရှင်း အပြောင်းအလဲများ
• FMC သတို့သမီးကတ် တည်းဖြတ်မှု 2၊ 2 နှင့် 11 ဆိုင်ရာ အချက်အလက်များကို ထည့်သွင်းရန်အတွက် fmcb_dp_m6c_p နှင့် fmcb_dp_c4m_p အချက်ပြမှုများကို အပ်ဒိတ်လုပ်ထားသည်။
• Bitec သမီးငယ်ကတ် ပြန်လည်ပြင်ဆင်မှု 11 အတွက် အောက်ဖော်ပြပါ အချက်ပြအသစ်များကို ထည့်သွင်းခဲ့သည်-
— hdmi_tx_ti_i2c_sda
— hdmi_tx_ti_i2c_scl
— oc_i2c_master_ti_avalon_anti_slave_a ddress
— oc_i2c_master_ti_avalon_anti_slave_w ထုံးတမ်းစဉ်လာ
— oc_i2c_master_ti_avalon_anti_slave_r eaddata
— oc_i2c_master_ti_avalon_anti_slave_w ritedata
— oc_i2c_master_ti_avalon_anti_slave_w aitrequest
• သင့်ဒီဇိုင်းကို အဆင့်မြှင့်တင်ခြင်းဆိုင်ရာ ကဏ္ဍတစ်ခုကို ထည့်သွင်းခဲ့သည်။
2017.11.06 17.1 17.1 • Intel ပြန်လည်အမှတ်တံဆိပ်အဖြစ် HDMI IP core ကို HDMI Intel FPGA IP သို့ အမည်ပြောင်းထားသည်။
• Qsys ဟူသော အသုံးအနှုန်းကို Platform Designer သို့ ပြောင်းခဲ့သည်။
• Dynamic Range နှင့် Mastering InfoFrame (HDR) ထည့်သွင်းခြင်းနှင့် စစ်ထုတ်ခြင်းဆိုင်ရာ အင်္ဂါရပ်ဆိုင်ရာ အချက်အလက်များကို ထည့်သွင်းထားသည်။
• လမ်းညွှန်ဖွဲ့စည်းပုံကို အပ်ဒိတ်လုပ်ထားသည်-
- ဇာတ်ညွှန်းနှင့် ဆော့ဖ်ဝဲလ်ဖိုင်တွဲများနှင့် ပေါင်းထည့်ထားသည်။ files.
- ဘုံနှင့် hdr ကို အပ်ဒိတ်လုပ်ထားသည်။ files.
- atx ကို ဖယ်ရှားလိုက်ပါ။ files.
- ခွဲခြားထားသည်။ files Intel Quartus Prime Standard Edition နှင့် Intel Quartus Prime Pro Edition အတွက်။
• 10AX115S2F4I1SG အဖြစ်အသုံးပြုသည့်စက်ပစ္စည်းကိုထည့်သွင်းရန်အတွက် ဒီဇိုင်းထုတ်လုပ်ခြင်းကဏ္ဍကို အပ်ဒိတ်လုပ်ခဲ့သည်။
• 50-100 MHz TMDS နာရီကြိမ်နှုန်းအတွက် transceiver ဒေတာနှုန်းကို 2550-5000 Mbps သို့ တည်းဖြတ်ခဲ့သည်။
• ပြင်ပစစ်ထုတ်ခြင်းကို ပိတ်ရန် user_pb[2] ခလုတ်ကို သင်ထုတ်ပြန်နိုင်သည့် RX-TX လင့်ခ်အချက်အလက်ကို အပ်ဒိတ်လုပ်ထားသည်။
• I2C မာစတာနှင့် HDMI အရင်းအမြစ်အတွက် ထိန်းချုပ်မှုများပါ ၀ င်သည့် Nios II ဆော့ဖ်ဝဲစီးဆင်းမှုပုံစံကို အပ်ဒိတ်လုပ်ခဲ့သည်။
• နှင့်ပတ်သက်သော အချက်အလက်များကို ထပ်လောင်းပါ။ ဒီဇိုင်းထွample GUI ကန့်သတ်ချက်များ။
• HDMI RX နှင့် TX ထိပ်တန်း ဒီဇိုင်းဘောင်များကို ထည့်ထားသည်။
• ဤ HDMI RX နှင့် TX ထိပ်တန်းအဆင့်အချက်ပြမှုများကို ထည့်သွင်းခဲ့သည်-
— mgmt_clk
- ပြန်လည်သတ်မှတ်ပါ။
— i2c_clk
- hdmi_clk_in
— ဤ HDMI RX နှင့် TX ထိပ်တန်းအဆင့်အချက်ပြမှုများကို ဖယ်ရှားခဲ့သည်-
• ဗားရှင်း
• i2c_clk
ဆက်ရန်…
စာရွက်စာတမ်းဗားရှင်း Intel Quartus Prime ဗားရှင်း IP ဗားရှင်း အပြောင်းအလဲများ
• Intel Arria 10 FPGA Development Kit နှင့် Bitec HDMI 2.0 Daughter ကတ်အတွက် transceiver analog ဆက်တင်ကို စမ်းသပ်ထားကြောင်း မှတ်ချက်တစ်ခု ထပ်ထည့်ထားသည်။ သင့်ဘုတ်အတွက် analog ဆက်တင်ကို သင်ပြင်ဆင်နိုင်သည်။
• Intel Arria 10 PLL ရည်ညွှန်းနာရီအတွက် PLL cascading သို့မဟုတ် သီးသန့်မဟုတ်သော နာရီလမ်းကြောင်းများ တုန်လှုပ်ခြင်းကို ရှောင်ရှားရန် ဖြေရှင်းနည်းအတွက် လင့်ခ်တစ်ခုကို ပေါင်းထည့်ထားပါသည်။
• HDMI RX အတွက် CDR refclk အဖြစ် သို့မဟုတ် HDMI TX အတွက် TX PLL refclk အဖြစ် သင် transceiver RX ပင်ကို အသုံးမပြုနိုင်ကြောင်း မှတ်ချက်တစ်ခု ထပ်ထည့်ထားသည်။
• TX PMA နှင့် PCS ချည်နှောင်ခြင်းကို အသုံးပြုသည့် ဒီဇိုင်းများအတွက် set_max_skew ကန့်သတ်ချက်ကို မည်သို့ထည့်ရမည်အကြောင်း မှတ်စုတစ်ခု ထပ်ထည့်ထားသည်။
2017.05.08 17.0 17.0 • Intel အဖြစ် နာမည်ပြောင်းထားသည်။
• အပိုင်းနံပါတ်ပြောင်းထားသည်။
• လမ်းညွှန်ဖွဲ့စည်းပုံကို အပ်ဒိတ်လုပ်ထားသည်-
- hdr ထည့်ပေးထားသည်။ files.
— qsys_vip_passthrough.qsys ကို nios.qsys သို့ ပြောင်းထားသည်။
- ထည့်ထားသည်။ fileIntel Quartus Prime Pro Edition အတွက် သတ်မှတ်ထားသည်။
• RX-TX Link ဘလောက်သည် HDMI RX အရန်ဒေတာမှ High Dynamic Range (HDR) Infoframe တွင် ပြင်ပစစ်ထုတ်ခြင်းကိုလည်း လုပ်ဆောင်ကြောင်း အပ်ဒိတ်အချက်အလက်များကို အပ်ဒိတ်လုပ်ထားပြီး ဟောင်းတစ်ခုကို ထည့်သွင်းပါampAvalon ST multiplexer မှတဆင့် HDMI TX ၏ အရန်ဒေတာသို့ HDR Infoframe။
• HDMI TX ချန်နယ်အကြား လျှိုလျှိုလိုအပ်ချက်နှင့် ကိုက်ညီစေရန် Transceiver Native PHY ဖော်ပြချက်အတွက် မှတ်စုတစ်ခု ထပ်ထည့်လိုက်သည်မှာ Arria 10 Transceiver Native PHY ကန့်သတ်ဘောင်တည်းဖြတ်စနစ်တွင် TX ချန်နယ်ချိတ်ဆက်ခြင်းမုဒ် ရွေးချယ်မှုကို သတ်မှတ်ရန် လိုအပ်ပါသည်။ PMA နှင့် PCS ချိတ်ဆက်မှု.
• os နှင့် တိုင်းတာခြင်းအချက်ပြမှုများကို အပ်ဒိတ်လုပ်ထားသည်။
• ပြုပြင်မွမ်းမံခြင်း။ampTX FPLL တိုက်ရိုက်နာရီအစီအစဉ်ကိုပံ့ပိုးရန် TMDS နာရီကြိမ်နှုန်းအကွာအဝေးတစ်ခုစီတွင် မတူညီသော transceiver ဒေတာနှုန်းအတွက် ling factor ။
• TX IOPLL မှ TX FPLL ကာစကိတ်နာရီချိန်ခြင်းအစီအစဉ်ကို TX FPLL တိုက်ရိုက်အစီအစဉ်သို့ ပြောင်းလဲခဲ့သည်။
• TX PMA ပြန်လည်ဖွဲ့စည်းမှုအချက်ပြမှုများကို ထည့်သွင်းထားသည်။
• တည်းဖြတ်ထားသော USER_LED[7] ကြိမ်ampling အနေအထား။ 1 သည် overs ကိုညွှန်ပြသည်။ampဦးဆောင်သည် (Arria 1,000 စက်ရှိ ဒေတာနှုန်း < 10 Mbps)။
• အပ်ဒိတ်လုပ်ထားသော HDMI ဒီဇိုင်း Example Supported Simulators ဇယား။ NCSim အတွက် VHDL ကို မပံ့ပိုးပါ။
• Arria 10 HDMI IP Core ဒီဇိုင်း Ex ၏ သိမ်းဆည်းထားသော ဗားရှင်းသို့ လင့်ခ်ကို ထည့်ထားသည်။ample အသုံးပြုသူလမ်းညွှန်။
2016.10.31 16.1 16.1 ကနဦး ထုတ်ဝေမှု။

Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်များရယူပြီး။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။ *အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။

intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - icon ၁ အွန်လိုင်းဗားရှင်း
intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample - ပုံလေး တုံ့ပြန်ချက်ပေးပို့ပါ။
ID: 683156
ဗားရှင်း- 2022.12.27

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

intel HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample [pdf] အသုံးပြုသူလမ်းညွှန်
HDMI Arria 10 FPGA IP ဒီဇိုင်းထွample၊ HDMI Arria၊ 10 FPGA IP ဒီဇိုင်းထွample၊ ဒီဇိုင်းထွample

ကိုးကား

ဆက်စပ်ပို့စ်များ

မှတ်ချက်တစ်ခုချန်ထားပါ။

သင့်အီးမေးလ်လိပ်စာကို ထုတ်ပြန်မည်မဟုတ်ပါ။ လိုအပ်သောအကွက်များကို အမှတ်အသားပြုထားသည်။ *