GPIO Intel® FPGA IP အသုံးပြုသူလမ်းညွှန်

---

Intel® Arria® 10 နှင့် Intel® Cyclone® 10 GX စက်များ

Intel® Quartus® Prime Design Suite အတွက် အပ်ဒိတ်လုပ်ထားသည်- 21.2
IP ဗားရှင်း- 20.0.0

အွန်လိုင်းဗားရှင်း                                                               ID- 683136
တုံ့ပြန်ချက်ပေးပို့ပါ။             ug-altera_gpio            ဗားရှင်း- 2021.07.15

---

GPIO Intel® FPGA IP core သည် ယေဘူယျရည်ရွယ်ချက် I/O (GPIO) အင်္ဂါရပ်များနှင့် အစိတ်အပိုင်းများကို ပံ့ပိုးပေးသည်။ transceivers၊ memory interfaces သို့မဟုတ် LVDS နှင့်မသက်ဆိုင်သော ယေဘုယျအပလီကေးရှင်းများတွင် GPIO များကို သင်သုံးနိုင်သည်။

GPIO IP core ကို Intel Arria® 10 နှင့် Intel Cyclone® 10 GX စက်ပစ္စည်းများအတွက်သာ ရနိုင်ပါသည်။ Stratix® V၊ Arria V သို့မဟုတ် Cyclone V စက်ပစ္စည်းများမှ ဒီဇိုင်းများကို ပြောင်းရွှေ့နေပါက၊ သင်သည် ALTDDIO_IN၊ ALTDDIO_OUT၊ ALTDDIO_BIDIR သို့မဟုတ် ALTIOBUF IP cores များကို ရွှေ့ပြောင်းရပါမည်။

ဆက်စပ်အချက်အလက်

• စာမျက်နှာ 22 ရှိ Arria V၊ Cyclone V နှင့် Stratix V စက်များအတွက် IP ရွှေ့ပြောင်းခြင်း
• Intel Stratix 10 I/O အကောင်အထည်ဖော်ခြင်းလမ်းညွှန်များ
  Intel Stratix 10 စက်များအတွက် GPIOIP core အသုံးပြုသူလမ်းညွှန်ကို ပေးပါသည်။
• Intel FPGA IP Cores မိတ်ဆက်
  ကန့်သတ်ချက်များပြုလုပ်ခြင်း၊ ထုတ်လုပ်ခြင်း၊ အဆင့်မြှင့်တင်ခြင်းနှင့် အသွင်တူ IP cores များအပါအဝင် Intel FPGA IP cores အားလုံး၏ ယေဘုယျအချက်အလက်များကို ပေးပါသည်။
• ဗားရှင်း-အမှီအခိုကင်းသော IP နှင့် Qsys သရုပ်သကန်များ ဖန်တီးခြင်း။
  ဆော့ဖ်ဝဲလ် သို့မဟုတ် IP ဗားရှင်း အဆင့်မြှင့်တင်ခြင်းအတွက် လက်စွဲအပ်ဒိတ်များ မလိုအပ်သော သရုပ်ဖော်စရစ်များကို ဖန်တီးပါ။
• ပရောဂျက်စီမံခန့်ခွဲမှု အကောင်းဆုံးအလေ့အကျင့်များ
  သင့်ပရောဂျက်နှင့် IP ၏ ထိရောက်သောစီမံခန့်ခွဲမှုနှင့် သယ်ဆောင်ရလွယ်ကူမှုအတွက် လမ်းညွှန်ချက်များ files.
• စာမျက်နှာ 24 ရှိ GPIO Intel FPGA IP အသုံးပြုသူလမ်းညွှန် မော်ကွန်းတိုက်
  GPIO IP core ၏ ယခင်ဗားရှင်းများအတွက် အသုံးပြုသူလမ်းညွှန်များစာရင်းကို ပေးသည်။
• Double Data Rate I/O (ALTDDIO_IN၊ ALTDDIO_OUT နှင့် ALTDDIO_BIDIR) IP Cores အသုံးပြုသူလမ်းညွှန်
• I/O Buffer (ALTIOBUF) IP Core အသုံးပြုသူလမ်းညွှန်

GPIO Intel FPGA IP အတွက် အချက်အလက်ကို ထုတ်ပြန်ပါ။

Intel FPGA IP ဗားရှင်းများသည် Intel Quartus® Prime Design Suite ဆော့ဖ်ဝဲဗားရှင်း v19.1 အထိ ကိုက်ညီပါသည်။ Intel Quartus Prime Design Suite ဆော့ဖ်ဝဲလ်ဗားရှင်း 19.2 မှစတင်၍ Intel FPGA IP တွင် ဗားရှင်းအသစ်အဆန်းတစ်ခုရှိသည်။

---

Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်များရယူပြီး။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။ *အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။

ISO 9001:2015 မှတ်ပုံတင်ထားသည်။

Intel FPGA IP ဗားရှင်း (XYZ) နံပါတ်သည် Intel Quartus Prime ဆော့ဖ်ဝဲလ်ဗားရှင်းတစ်ခုစီနှင့် ပြောင်းလဲနိုင်သည်။ အပြောင်းအလဲတစ်ခု-

• X သည် IP ၏ အဓိက ပြင်ဆင်မှုကို ညွှန်ပြသည်။ Intel Quartus Prime ဆော့ဖ်ဝဲလ်ကို အပ်ဒိတ်လုပ်ပါက IP ကို ​​ပြန်ထုတ်ရပါမည်။
• Y သည် အိုင်ပီတွင် အင်္ဂါရပ်အသစ်များ ပါဝင်သည်။ ဤအင်္ဂါရပ်အသစ်များပါဝင်ရန် သင့် IP ကို ​​ပြန်ထုတ်ပါ။
• Z သည် IP တွင် အသေးစားပြောင်းလဲမှုများ ပါဝင်သည်ကို ညွှန်ပြသည်။ ဤပြောင်းလဲမှုများပါဝင်ရန် သင့် IP ကို ​​ပြန်လည်ထုတ်ပေးပါ။

ဇယား 1. GPIO Intel FPGA IP Core လက်ရှိဖြန့်ချိသည့် အချက်အလက်

ကုသိုလ်ကံ	ဖော်ပြချက်
IP ဗားရှင်း	20.0.0
Intel Quartus Prime ဗားရှင်း	21.2
ဖြန့်ချိသည့်ရက်	2021.06.23

GPIO Intel FPGA IP အင်္ဂါရပ်များ

GPIO IP core တွင် device I/O လုပ်ကွက်များကို ပံ့ပိုးရန် အင်္ဂါရပ်များ ပါဝင်သည်။ GPIO IP core ကို configure လုပ်ရန် Intel Quartus Prime ပါရာမီတာ တည်းဖြတ်သူကို သင်သုံးနိုင်သည်။

GPIO IP core သည် ဤအစိတ်အပိုင်းများကို ပံ့ပိုးပေးသည်-

• ဒေတာနှစ်ထပ်အဝင်/အထွက်နှုန်း (DDIO)—ဆက်သွယ်ရေးချန်နယ်တစ်ခု၏ ဒေတာနှုန်းကို နှစ်ဆ သို့မဟုတ် တစ်ဝက်ခွဲပေးသည့် ဒစ်ဂျစ်တယ်အစိတ်အပိုင်းတစ်ခု။
• နှောင့်နှေးကွင်းဆက်များ—တိကျသောနှောင့်နှေးမှုကိုလုပ်ဆောင်ရန်နှင့် I/O အချိန်ပိတ်ခြင်းအတွက် ကူညီပေးရန်အတွက် နှောင့်နှေးကွင်းဆက်များကို စီစဉ်သတ်မှတ်ပါ။
• I/O ကြားခံများ—အကွက်များကို FPGA သို့ ချိတ်ဆက်ပါ။

GPIO Intel FPGA IP ဒေတာလမ်းကြောင်းများ

ပုံ 1. High-Level View Single-Ended GPIO ၏

ဇယား 2. GPIO IP Core Data လမ်းကြောင်းမုဒ်များ

ဒေတာလမ်းကြောင်း	မှတ်ပုံတင်မုဒ်
	ရှောင်ကွင်း	ရိုးရှင်းသောစာရင်းသွင်းပါ။	DDR I/O
			နှုန်းပြည့်	တစ်ဝက်နှုန်း
ထည့်သွင်းခြင်း။	ဒေတာသည် နှစ်ဆဒေတာနှုန်း I/Os (DDIOs) အားလုံးကို ကျော်ဖြတ်ကာ နှောင့်နှေးသည့်ဒြပ်စင်မှ core သို့သွားပါသည်။	နှုန်းပြည့် DDIO သည် တစ်ဝက်နှုန်း DDIO များကို ကျော်ဖြတ်ကာ ရိုးရှင်းသော မှတ်ပုံတင်တစ်ခုအဖြစ် လုပ်ဆောင်သည်။ Fitter သည် I/O တွင် မှတ်ပုံတင်ခြင်းအား ထုပ်ပိုးရန် သို့မဟုတ် ဧရိယာနှင့် အပေးအယူလုပ်မည့်အချိန်ပေါ်မူတည်၍ core တွင် မှတ်ပုံတင်ခြင်းကို အကောင်အထည်ဖော်ရန် ရွေးချယ်သည်။	Full-rate DDIO သည် ပုံမှန် DDIO တစ်ခုအဖြစ် လုပ်ဆောင်နေပြီး တစ်ဝက်နှုန်း DDIO များကို ကျော်ဖြတ်သည်။	full-rate DDIO သည် ပုံမှန် DDIO အဖြစ် လုပ်ဆောင်သည်။ တစ်ဝက်နှုန်း DDIO များသည် full-rate data ကို တစ်ဝက်နှုန်းဒေတာအဖြစ်သို့ ပြောင်းသည်။
အထွက်	ဒေတာသည် DDIO အားလုံးကို ကျော်ဖြတ်ကာ core မှ နှောင့်နှေးသည့်ဒြပ်စင်သို့ တိုက်ရိုက်သွားပါသည်။	နှုန်းပြည့် DDIO သည် တစ်ဝက်နှုန်း DDIO များကို ကျော်ဖြတ်ကာ ရိုးရှင်းသော မှတ်ပုံတင်တစ်ခုအဖြစ် လုပ်ဆောင်သည်။ Fitter သည် I/O တွင် မှတ်ပုံတင်ခြင်းအား ထုပ်ပိုးရန် သို့မဟုတ် ဧရိယာနှင့် အပေးအယူလုပ်မည့်အချိန်ပေါ်မူတည်၍ core တွင် မှတ်ပုံတင်ခြင်းကို အကောင်အထည်ဖော်ရန် ရွေးချယ်သည်။	Full-rate DDIO သည် ပုံမှန် DDIO တစ်ခုအဖြစ် လုပ်ဆောင်နေပြီး တစ်ဝက်နှုန်း DDIO များကို ကျော်ဖြတ်သည်။	full-rate DDIO သည် ပုံမှန် DDIO အဖြစ် လုပ်ဆောင်သည်။ တစ်ဝက်နှုန်း DDIO များသည် full-rate data ကို တစ်ဝက်နှုန်းဒေတာအဖြစ်သို့ ပြောင်းသည်။
နှစ်ထပ်ကိန်း	အထွက်ကြားခံသည် အထွက် pin နှင့် input ကြားခံနှစ်ခုလုံးကို မောင်းနှင်သည်။	ရာနှုန်းပြည့် DDIO သည် ရိုးရှင်းသော မှတ်ပုံတင်ခြင်းအဖြစ် လုပ်ဆောင်သည်။ အထွက်ကြားခံသည် အထွက် pin နှင့် input ကြားခံနှစ်ခုလုံးကို မောင်းနှင်သည်။	full-rate DDIO သည် ပုံမှန် DDIO အဖြစ် လုပ်ဆောင်သည်။ အထွက်ကြားခံသည် အထွက် pin နှင့် input ကြားခံနှစ်ခုလုံးကို မောင်းနှင်သည်။ input buffer သည် flip-flops သုံးခုတွဲကို မောင်းနှင်သည်။	full-rate DDIO သည် ပုံမှန် DDIO အဖြစ် လုပ်ဆောင်သည်။ တစ်ဝက်နှုန်း DDIO များသည် full-rate data ကို တစ်ဝက်နှုန်းသို့ ပြောင်းသည်။ အထွက်ကြားခံသည် အထွက် pin နှင့် input ကြားခံနှစ်ခုလုံးကို မောင်းနှင်သည်။ input buffer သည် flip-flops သုံးခုတွဲကို မောင်းနှင်သည်။

အကယ်၍ သင်သည် ပြတ်ပြတ်သားသား ရှင်းလင်းပြီး ကြိုတင်သတ်မှတ်ထားသော အချက်ပြများကို အသုံးပြုပါက DDIO များအားလုံးသည် ဤတူညီသော အချက်ပြမှုများကို မျှဝေပါသည်။

တစ်ဝက်နှုန်းနှင့် နှုန်းပြည့် DDIO များသည် သီးခြားနာရီများနှင့် ချိတ်ဆက်သည်။ သင်သည် half-rate နှင့် full-rate DDIO များကို အသုံးပြုသောအခါ၊ full-rate clock သည် half-rate frequency နှစ်ဆဖြင့် လုပ်ဆောင်ရပါမည်။ အချိန်ကိုက် သတ်မှတ်ချက်များကို ပြည့်မီရန် မတူညီသော အဆင့် ဆက်ဆံရေးများကို သင်သုံးနိုင်သည်။

ဆက်စပ်အချက်အလက်
စာမျက်နှာ ၁၂ တွင် အဝင်နှင့်အထွက်ဘတ်စ် High and Low Bits

ထည့်သွင်းလမ်းကြောင်း

pad သည် input buffer သို့ data ပေးပို့ပြီး input buffer သည် နှောင့်နှေးသည့် element ကို feed လုပ်ပါသည်။ ဒေတာသည် နှောင့်နှေးသည့်ဒြပ်စင်၏ အထွက်သို့ ရောက်သွားပြီးနောက်၊ ပရိုဂရမ်ကို ကျော်လွှားနိုင်သော ဘီလ်ဆစ်ပရိုဂရမ်မာများက အသုံးပြုရန် အင်္ဂါရပ်များနှင့် လမ်းကြောင်းများကို ရွေးချယ်ပါ။ ထည့်သွင်းမှုလမ်းကြောင်းတစ်ခုစီတွင် စက္ကန့်နှစ်ခုပါရှိသည်။tagfull-rate နှင့် half-rate ဖြစ်သည့် DDIO များ။

ပုံ ၂။ ရိုးရှင်းသော View Single-Ended GPIO ထည့်သွင်းမှုလမ်းကြောင်း

1. pad သည် data ကိုလက်ခံသည်။
2. DDIO IN (1) သည် ck_fr ၏ အတက်အကျနှင့် အစွန်းများပေါ်ရှိ ဒေတာများကို ဖမ်းယူပြီး ဒေတာ၊ အချက်ပြမှုများ (A) နှင့် (B) ကို ဒေတာနှုန်းတစ်ခုတည်းဖြင့် အောက်ပါလှိုင်းပုံစံဖြင့် ပေးပို့ပါသည်။
3. DDIO IN (2) နှင့် DDIO IN (3) သည် ဒေတာနှုန်းကို ထက်ဝက်လျှော့ချသည်။
4. dout[3:0] သည် ဒေတာကို တစ်ဝက်နှုန်းဘတ်စ်ကားအဖြစ် တင်ပြသည်။

ပုံ 3. Half-Rate Conversion ဖြင့် DDIO မုဒ်တွင် Input Path Waveform

ဤကိန်းဂဏန်းတွင်၊ ဒေတာသည် ဒေတာနှုန်းပြည့်နာရီမှ နှစ်ထပ်ဒေတာနှုန်းဖြင့် ဒေတာနှုန်းတစ်ဝက်နာရီအထိ ဒေတာနှုန်းတစ်ခုသို့သွားပါသည်။ ဒေတာနှုန်းကို လေးခုဖြင့် ပိုင်းခြားထားပြီး ဘတ်စ်ကားအရွယ်အစားကို တူညီသောအချိုးဖြင့် တိုးမြှင့်ထားသည်။ GPIO IP core မှတဆင့် အလုံးစုံ ဖြတ်သန်းစီးဆင်းမှုသည် မပြောင်းလဲပါ။

မတူညီသောအချက်ပြမှုများကြားရှိ အမှန်တကယ်အချိန်ကိုက်ဆက်နွယ်မှုသည် full-rate နှင့် half-rate နာရီများအတွက် သင်ရွေးချယ်သော သတ်မှတ်ထားသော ဒီဇိုင်း၊ နှောင့်နှေးမှုများနှင့် အဆင့်များပေါ်မူတည်၍ ကွဲပြားနိုင်ပါသည်။

မှတ်ချက်- GPIO IP core သည် bidirectional pins များ၏ dynamic calibration ကို မပံ့ပိုးပါ။ bidirectional pins များ၏ dynamic calibration လိုအပ်သော application များအတွက်၊ ဆက်စပ်အချက်အလက်များကို ကိုးကားပါ။

ဆက်စပ်အချက်အလက်

• Parallel Interfaces အတွက် PHY Lite Intel FPGA IP Core အသုံးပြုသူလမ်းညွှန်- Intel Stratix 10၊ Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်များ
  bidirectional pins များအတွက် dynamic OCT လိုအပ်သော အပလီကေးရှင်းများအတွက် အချက်အလက်များ ပိုမိုပေးပါသည်။
• စာမျက်နှာ ၇ တွင် အထွက်နှင့် အထွက်လမ်းကြောင်းများကို ဖွင့်ပါ။

Output နှင့် Output လမ်းကြောင်းများကို ဖွင့်ပါ။

အထွက်နှောင့်နှေးသောဒြပ်စင်သည် အထွက်ကြားခံမှတဆင့် ဒေတာကို pad သို့ ပေးပို့သည်။

အထွက်လမ်းကြောင်းတစ်ခုစီတွင် s နှစ်ခုပါရှိသည်။tagတစ်ဝက်နှုန်းနှင့် အပြည့်အဝနှုန်းဖြစ်သည့် DDIO များ။

ပုံ 4။ ရိုးရှင်းသော View Single-Ended GPIO အထွက်လမ်းကြောင်း

ပုံ 5. Half-Rate Conversion ဖြင့် DDIO မုဒ်တွင် Output Path Waveform

ပုံ ၂။ ရိုးရှင်းသော View Output ၏လမ်းကြောင်းကိုဖွင့်ပါ။

အထွက်လမ်းကြောင်းနှင့် အထွက်လမ်းကြောင်း (OE) လမ်းကြောင်းကြား ကွာခြားချက်မှာ OE လမ်းကြောင်းတွင် DDIO နှုန်းပြည့် မပါဝင်ခြင်းကြောင့် ဖြစ်သည်။ OE လမ်းကြောင်းရှိ ထုပ်ပိုးထားသော မှတ်ပုံတင်ခြင်း အကောင်အထည်ဖော်မှုများကို ပံ့ပိုးရန်၊ ရိုးရှင်းသော မှတ်ပုံတင်ခြင်းသည် full-rate DDIO အဖြစ် လုပ်ဆောင်ပါသည်။ တူညီသောအကြောင်းပြချက်အတွက်၊ တစ်ဝက်နှုန်း DDIO တစ်ခုသာရှိနေပါသည်။

OE လမ်းကြောင်းသည် အောက်ပါအခြေခံမုဒ်သုံးမျိုးဖြင့် လုပ်ဆောင်သည်-

• ရှောင်ကွင်း—မူရင်းသည် DDIO အားလုံးကို ကျော်ဖြတ်ကာ နှောင့်နှေးသည့်ဒြပ်စင်ထံသို့ ဒေတာကို တိုက်ရိုက်ပေးပို့သည်။
• Packed Register — တစ်ဝက်နှုန်း DDIO ကို ကျော်သွားသည် ။
• SDR အထွက်နှုန်း-တစ်ဝက်နှုန်းဖြင့် DDIO များသည် ဒေတာကို နှုန်းပြည့်မှ တစ်ဝက်နှုန်းသို့ ပြောင်းလဲသည်။

မှတ်ချက်- GPIO IP core သည် bidirectional pins များ၏ dynamic calibration ကို မပံ့ပိုးပါ။ bidirectional pins များ၏ dynamic calibration လိုအပ်သော application များအတွက်၊ ဆက်စပ်အချက်အလက်များကို ကိုးကားပါ။

ဆက်စပ်အချက်အလက်

• Parallel Interfaces အတွက် PHY Lite Intel FPGA IP Core အသုံးပြုသူလမ်းညွှန်- Intel Stratix 10၊ Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်များ
  bidirectional pins များအတွက် dynamic OCT လိုအပ်သော အပလီကေးရှင်းများအတွက် အချက်အလက်များ ပိုမိုပေးပါသည်။
• စာမျက်နှာ ၅ တွင် လမ်းကြောင်းထည့်သွင်းပါ။

GPIO Intel FPGA IP Interface အချက်ပြမှုများ

သင်သတ်မှတ်ပေးသည့် ကန့်သတ်ဘောင်ဆက်တင်များပေါ်မူတည်၍ GPIO IP core အတွက် မတူညီသော အင်တာဖေ့စ်အချက်ပြမှုများကို ရရှိနိုင်ပါသည်။

ပုံ 7. GPIO IP Core Interfaces

ပုံ 8. GPIO Interface အချက်ပြမှုများ

ဇယား 3. Pad Interface အချက်ပြမှုများ

pad interface သည် GPIO IP core မှ pad သို့ ရုပ်ပိုင်းဆိုင်ရာချိတ်ဆက်မှုဖြစ်သည်။ IP core ဖွဲ့စည်းမှုအပေါ်မူတည်၍ ဤအင်တာဖေ့စ်သည် အဝင်၊ အထွက် သို့မဟုတ် နှစ်လမ်းညွန်ကြားခံ အင်တာဖေ့စ်တစ်ခု ဖြစ်နိုင်သည်။ ဤဇယားတွင်၊ SIZE သည် IP core ပါရာမီတာတည်းဖြတ်မှုတွင် သတ်မှတ်ထားသော ဒေတာအကျယ်ဖြစ်သည်။

အချက်ပြအမည်	ဦးတည်ချက်	ဖော်ပြချက်
pad_in[SIZE-1:0]	ထည့်သွင်းခြင်း။	pad မှ input signal ကို။
pad_in_b[SIZE-1:0]	ထည့်သွင်းခြင်း။	pad မှ differential input signal ၏ အနုတ်လက္ခဏာ node သင်ဖွင့်ထားလျှင် ဤ port ကိုရနိုင်သည်။ ကွဲပြားသော ကြားခံကို သုံးပါ။ ရွေးချယ်မှု။
pad_out[SIZE-1:0]	အထွက်	pad သို့အထွက်အချက်ပြ။
pad_out_b[SIZE-1:0]	အထွက်	pad သို့ differential အထွက်အချက်ပြမှု၏ အနုတ်လက္ခဏာဆောင်သည့်နေရာ။ သင်ဖွင့်ထားလျှင် ဤ port ကိုရနိုင်သည်။ ကွဲပြားသော ကြားခံကို သုံးပါ။ ရွေးချယ်မှု။
pad_io[SIZE-1:0]	နှစ်ထပ်ကိန်း	pad နှင့် bidirectional အချက်ပြချိတ်ဆက်မှု။
pad_io_b[SIZE-1:0]	နှစ်ထပ်ကိန်း	pad နှင့် differential bidirectional signal ချိတ်ဆက်မှု၏ အနုတ်အမှတ်။ သင်ဖွင့်ထားလျှင် ဤ port ကိုရနိုင်သည်။ ကွဲပြားသော ကြားခံကို သုံးပါ။ ရွေးချယ်မှု။

Table 4. Data Interface Signals များ

ဒေတာအင်တာဖေ့စ်သည် GPIO IP core မှ FPGA core သို့ အဝင်အထွက် သို့မဟုတ် အထွက်အင်တာဖေ့စ်တစ်ခုဖြစ်သည်။ ဤဇယားတွင်၊ SIZE သည် IP core ပါရာမီတာတည်းဖြတ်မှုတွင် သတ်မှတ်ထားသော ဒေတာအကျယ်ဖြစ်သည်။

အချက်ပြအမည်	ဦးတည်ချက်	ဖော်ပြချက်
ဒင်[DATA_SIZE-1:0]	ထည့်သွင်းခြင်း။	အထွက် သို့မဟုတ် နှစ်လမ်းညွန်မုဒ်တွင် FPGA core မှဒေတာထည့်သွင်းခြင်း။ DATA_SIZE သည် မှတ်ပုံတင်မုဒ်ပေါ်တွင် မူတည်သည်- ရှောင်ကွင်း သို့မဟုတ် ရိုးရှင်းသော မှတ်ပုံတင်ခြင်း—DATA_SIZE = SIZE တစ်ဝက်နှုန်းယုတ္တိမရှိဘဲ DDIO—DATA_SIZE = 2 × SIZE တစ်ဝက်နှုန်းယုတ္တိရှိသော DDIO—DATA_SIZE = 4 × SIZE
dout[DATA_SIZE-1:0]	အထွက်	input သို့မဟုတ် bidirectional mode တွင် FPGA core သို့ ဒေတာအထွက်၊ DATA_SIZE သည် မှတ်ပုံတင်မုဒ်ပေါ်တွင် မူတည်သည်- ရှောင်ကွင်း သို့မဟုတ် ရိုးရှင်းသော မှတ်ပုံတင်ခြင်း—DATA_SIZE = SIZE တစ်ဝက်နှုန်းယုတ္တိမရှိဘဲ DDIO—DATA_SIZE = 2 × SIZE တစ်ဝက်နှုန်းယုတ္တိရှိသော DDIO—DATA_SIZE = 4 × SIZE
အို [OE_SIZE-1:0]	ထည့်သွင်းခြင်း။	အထွက်မုဒ်တွင် FPGA core မှ OE input နှင့် အထွက်ကိုဖွင့်ရန် ဆိပ်ကမ်းကိုဖွင့်ပါ။ သို့မဟုတ် နှစ်သွယ်မုဒ်ကို ဖွင့်ထားသည်။ OE သည် တက်ကြွမှု မြင့်မားသည်။ ဒေတာပို့သည့်အခါ၊ ဤအချက်ပြမှုကို 1 ဟုသတ်မှတ်ပါ။ ဒေတာလက်ခံသောအခါ၊ ဤအချက်ပြမှုကို 0 ဟုသတ်မှတ်ပါ။ OE_SIZE သည် မှတ်ပုံတင်မုဒ်ပေါ်တွင်မူတည်သည်- ရှောင်ကွင်း သို့မဟုတ် ရိုးရှင်းသော မှတ်ပုံတင်ခြင်း—DATA_SIZE = SIZE တစ်ဝက်နှုန်းယုတ္တိမရှိဘဲ DDIO—DATA_SIZE = SIZE တစ်ဝက်နှုန်းယုတ္တိရှိသော DDIO—DATA_SIZE = 2 × SIZE

ဇယား 5. နာရီ အင်တာဖေ့စ် အချက်ပြမှုများ

clock interface သည် input clock interface တစ်ခုဖြစ်သည်။ ၎င်းတွင် configuration ပေါ်မူတည်၍ ကွဲပြားသော အချက်ပြမှုများ ပါဝင်ပါသည်။ GPIO IP core တွင် သုည၊ တစ်၊ နှစ်၊ သို့မဟုတ် လေးနာရီ ထည့်သွင်းနိုင်သည်။ နာရီအချက်ပြမှုမှ လုပ်ဆောင်သော အမှန်တကယ်လုပ်ဆောင်ချက်ကို ထင်ဟပ်စေရန် နာရီအပေါက်များသည် ကွဲပြားသောဖွဲ့စည်းပုံများတွင် ကွဲပြားစွာ ပေါ်နေပါသည်။

အချက်ပြအမည်	ဦးတည်ချက်	ဖော်ပြချက်
ck	ထည့်သွင်းခြင်း။	အဝင်နှင့်အထွက်လမ်းကြောင်းများတွင်၊ ဤနာရီသည် ထုပ်ပိုးထားသော မှတ်ပုံတင်ခြင်း သို့မဟုတ် DDIO ကို သင်ပိတ်ပါက ကျွေးမွေးမည်ဖြစ်သည်။ တစ်ဝက်နှုန်း လော့ဂျစ် ကန့်သတ်ချက်။ bidirectional mode တွင်၊ သင်ပိတ်ထားပါက ဤနာရီသည် input နှင့် output လမ်းကြောင်းများအတွက် ထူးခြားသောနာရီဖြစ်သည်။ အဝင်/အထွက်နာရီများကို သီးခြားစီထားပါ။ ကန့်သတ်ချက်။
ck_fr	ထည့်သွင်းခြင်း။	အဝင်နှင့် အထွက်လမ်းကြောင်းများတွင်၊ သင်ဖွင့်ပါက ဤနာရီများသည် full-rate နှင့် half-rate DDIO များကို ကျွေးမွေးပါသည်။ တစ်ဝက်နှုန်း လော့ဂျစ် ကန့်သတ်ချက်။ bidirectional mode တွင်၊ input နှင့် output လမ်းကြောင်းများသည် အဆိုပါနာရီများကို သင်ပိတ်ထားပါက အသုံးပြုပါသည်။ အဝင်/အထွက်နာရီများကို သီးခြားစီထားပါ။ ကန့်သတ်ချက်။
ck_hr
ck_in	ထည့်သွင်းခြင်း။	နှစ်သွယ်မုဒ်တွင်၊ ဤဆက်တင်နှစ်ခုလုံးကို သင်သတ်မှတ်ပါက ဤဆက်တင်နှစ်ခုလုံးကို အဝင်နှင့်အထွက်လမ်းကြောင်းများတွင် ထုပ်ပိုးထားသော မှတ်ပုံတင်ခြင်း သို့မဟုတ် DDIO ကို ကျွေးမွေးပါသည်။ ပိတ်ပါ။ တစ်ဝက်နှုန်း လော့ဂျစ် ကန့်သတ်ချက်။ ကိုဖွင့်ပါ။ အဝင်/အထွက်နာရီများကို သီးခြားစီထားပါ။ ကန့်သတ်ချက်။
ck_out
ck_fr_in	ထည့်သွင်းခြင်း။	နှစ်သွယ်မုဒ်တွင်၊ ဤဆက်တင်နှစ်ခုလုံးကို သင်သတ်မှတ်ပါက ဤဆက်တင်နှစ်ခုလုံးကို အဝင်နှင့်အထွက်လမ်းကြောင်းများတွင် အပြည့်အဝနှုန်းနှင့် တစ်ဝက်နှုန်း DDIOS ပေးပါသည်။ ကိုဖွင့်ပါ။ တစ်ဝက်နှုန်း လော့ဂျစ် ကန့်သတ်ချက်။ ကိုဖွင့်ပါ။ အဝင်/အထွက်နာရီများကို သီးခြားစီထားပါ။ ကန့်သတ်ချက်။ ဟောင်းအတွက်ample၊ ck_fr_out သည် အထွက်လမ်းကြောင်းတွင် DDIO အား နှုန်းပြည့် ဖြည့်သွင်းသည်။
ck_fr_out
ck_hr_in
ck_hr_out
cke	ထည့်သွင်းခြင်း။	နာရီဖွင့်ပါ။

ဇယား 6. Termination Interface အချက်ပြမှုများ

ရပ်စဲသည့် အင်တာဖေ့စ်သည် GPIO IP core ကို I/O ကြားခံများနှင့် ချိတ်ဆက်သည်။

အချက်ပြအမည်	ဦးတည်ချက်	ဖော်ပြချက်
ဆက်တိုက်ထိန်းချုပ်မှု	ထည့်သွင်းခြင်း။	Termination control block (OCT) မှ buffers သို့ ထည့်သွင်းပါ။ ၎င်းသည် ကြားခံစီးရီး impedance တန်ဖိုးကို သတ်မှတ်ပေးသည်။
အပြိုင်ထိန်းချုပ်မှု	ထည့်သွင်းခြင်း။	Termination control block (OCT) မှ buffers သို့ ထည့်သွင်းပါ။ ၎င်းသည် ကြားခံအပြိုင် impedance တန်ဖိုးကို သတ်မှတ်ပေးသည်။

ဇယား ၇။ အင်တာဖေ့စ်အချက်ပြမှုများကို ပြန်လည်သတ်မှတ်ပါ။

ပြန်လည်သတ်မှတ်ခြင်း အင်တာဖေ့စ်သည် GPIO IP core ကို DDIO များနှင့် ချိတ်ဆက်သည်။

အချက်ပြအမည်	ဦးတည်ချက်	ဖော်ပြချက်
sclr	ထည့်သွင်းခြင်း။	ထပ်တူကျသော ရှင်းလင်းထည့်သွင်းမှု။ sset ကိုဖွင့်ပါက မရရှိနိုင်ပါ။
aclr	ထည့်သွင်းခြင်း။	အပြိုင်အဆိုင် ပြတ်သားသော ထည့်သွင်းမှု။ သွက်လက် မြင့်သည်။ အက်ဆက်ကို ဖွင့်ထားလျှင် မရနိုင်ပါ။
ပိုင်ဆိုင်မှု	ထည့်သွင်းခြင်း။	Asynchronous သတ်မှတ်ထည့်သွင်းခြင်း။ သွက်လက် မြင့်သည်။ aclr ကိုဖွင့်ထားလျှင်မရနိုင်ပါ။
သတ်မှတ်	ထည့်သွင်းခြင်း။	ချိန်ကိုက်သတ်မှတ်ထည့်သွင်းမှု။ sclr ကိုဖွင့်ထားလျှင်မရနိုင်ပါ။

ဆက်စပ်အချက်အလက်
စာမျက်နှာ ၁၂ တွင် အဝင်နှင့်အထွက်ဘတ်စ် High and Low Bits

မျှဝေထားသော အချက်ပြမှုများ

• အဝင်၊ အထွက်နှင့် OE လမ်းကြောင်းများသည် တူညီသော ရှင်းလင်းပြီး ကြိုတင်သတ်မှတ်ထားသော အချက်ပြမှုများကို မျှဝေပါသည်။
• အထွက်နှင့် OE လမ်းကြောင်းသည် တူညီသော နာရီအချက်ပြမှုများကို မျှဝေသည်။

ဒေတာအင်တာဖေ့စ်အတွက် ဒေတာဘစ်-အမှာစာ

ပုံ ၉။ Data Bit-Order Convention

ဤကိန်းဂဏန်းသည် din၊ dout နှင့် oe ဒေတာအချက်ပြမှုများအတွက် bit-order convention ကိုပြသသည်။

• ဒေတာဘတ်စ်ကားအရွယ်အစားတန်ဖိုးသည် SIZE ဖြစ်ပါက LSB သည် ညာဘက်ဆုံးအနေအထားတွင်ရှိသည်။
• ဒေတာဘတ်စ်၏ အရွယ်အစားတန်ဖိုးသည် 2 × SIZE ဖြစ်ပါက ဘတ်စ်ကားကို SIZE စကားလုံးနှစ်လုံးဖြင့် ပြုလုပ်ထားသည်။
• ဒေတာဘတ်စ်အရွယ်အစားတန်ဖိုး 4 × SIZE ဖြစ်ပါက ဘတ်စ်ကားကို SIZE စကားလုံးလေးလုံးဖြင့် ပြုလုပ်ထားသည်။
• LSB သည် စကားလုံးတစ်လုံးစီ၏ ညာဘက်အရှိဆုံး အနေအထားတွင်ရှိသည်။
• ညာဖက်အကျဆုံးစကားလုံးသည် အထွက်ဘတ်စ်ကားများအတွက် ပထမဆုံးထွက်မည့်စကားလုံးနှင့် input buses အတွက် ပထမဆုံးသောစကားလုံးကို သတ်မှတ်သည်။

ဆက်စပ်အချက်အလက်
စာမျက်နှာ ၅ တွင် လမ်းကြောင်းထည့်သွင်းပါ။

Input နှင့် Output Bus High and Low Bits

အဝင် သို့မဟုတ် အထွက်အချက်ပြမှုများတွင် အမြင့်နှင့် အနိမ့် bit များကို din နှင့် dout input နှင့် output bus များတွင် ပါဝင်သည်။

Input Bus

din bus အတွက်၊ datain_h နှင့် datain_l သည် high နှင့် low bits ဖြစ်ပါက၊ တစ်ခုစီသည် datain_width ဖြစ်သဖြင့်၊

• datain_h = din[(2 × datain_width – 1): datain_width]
• datain_l = din[(datain_width – 1):0]

ဟောင်းအတွက်ample၊ for din[7:0] = 8'b11001010-

• datain_h = 4'b1100
• datain_l = 4'b1010

အထွက်ဘတ်စ်

ဒေါ့ဘတ်စ်အတွက်၊ dataout_h နှင့် dataout_l သည် အမြင့်နှင့် အနိမ့်ဘစ်များဖြစ်လျှင် အကျယ်တစ်ခုစီသည် dataout_width ဖြစ်သည်-

• dataout_h = dout[(2 × dataout_width – 1):dataout_width]
• dataout_l = dout[(dataout_width – 1):0]

ဟောင်းအတွက်ample၊ for dout[7:0] = 8'b11001010-

• dataout_h = 4'b1100
• dataout_l = 4'b1010

ဒေတာအင်တာဖေ့စ် အချက်ပြမှုများနှင့် ဆက်စပ်နာရီများ

ဇယား 8. ဒေတာ အင်တာဖေ့စ် အချက်ပြမှုများနှင့် သက်ဆိုင်သော နာရီများ

အချက်ပြအမည်	parameter Configuration			နာရီ
	မှတ်ပုံတင်မုဒ်	တစ်ဝက်နှုန်း	သီးသန့်နာရီများ
ဒင်	ရိုးရှင်းသောစာရင်းသွင်းပါ။ DDIO	ပိတ်သည်။	ပိတ်သည်။	ck
	DDIO	On	ပိတ်သည်။	ck_hr
	ရိုးရှင်းသောစာရင်းသွင်းပါ။ DDIO	ပိတ်သည်။	On	ck_in
	DDIO	On	On	ck_hr_in
ဒေါ့တ်ထွက်ခြင်း။ oe	ရိုးရှင်းသောစာရင်းသွင်းပါ။ DDIO	ပိတ်သည်။	ပိတ်သည်။	ck
	DDIO	On	ပိတ်သည်။	ck_hr
	ရိုးရှင်းသောစာရင်းသွင်းပါ။ DDIO	ပိတ်သည်။	On	ck_out
	DDIO	On	On	ck_hr_out
sclr သတ်မှတ် pad အချက်ပြမှုများအားလုံး	ရိုးရှင်းသောစာရင်းသွင်းပါ။ DDIO	ပိတ်သည်။	ပိတ်သည်။	ck
	DDIO	On	ပိတ်သည်။	ck_fr
	ရိုးရှင်းသောစာရင်းသွင်းပါ။ DDIO	ပိတ်သည်။	On	ထည့်သွင်းမှုလမ်းကြောင်း- ck_in အထွက်လမ်းကြောင်း- ck_out
	DDIO	On	On	ထည့်သွင်းမှုလမ်းကြောင်း- ck_fr_in အထွက်လမ်းကြောင်း- ck_fr_out

အရင်းအမြစ်အသုံးပြုမှုနှင့် ဒီဇိုင်းစွမ်းဆောင်ရည်ကို စစ်ဆေးအတည်ပြုခြင်း။

သင့်ဒီဇိုင်း၏ အရင်းအမြစ်အသုံးပြုမှုနှင့် စွမ်းဆောင်ရည်ဆိုင်ရာ အသေးစိတ်အချက်အလက်များကို ရယူရန်အတွက် Intel Quartus Prime စုစည်းမှုအစီရင်ခံစာများကို ကိုးကားနိုင်သည်။

1. မီနူးတွင် နှိပ်ပါ။ လုပ်ဆောင်ခြင်း ➤ စတင်စုစည်းခြင်း။ အပြည့်အစုံစုစည်းမှုကို လုပ်ဆောင်ရန်။
2. ဒီဇိုင်းကို စုစည်းပြီးပါက နှိပ်ပါ။ ➤ စုစည်းမှုအစီရင်ခံစာကို ဆောင်ရွက်နေပါသည်။.
3. ကိုအသုံးပြုခြင်း။ မာတိကာသို့ သွားပါ။ Fitter ➤ အရင်းအမြစ်ကဏ္ဍ.
   a ရန် view အရင်းအမြစ်အသုံးပြုမှုအချက်အလက်ကို ရွေးချယ်ပါ။ အရင်းအမြစ်အသုံးပြုမှု အကျဉ်းချုပ်.
   ခ ရန် view အရင်းအမြစ် အသုံးချမှု အချက်အလက်ကို ရွေးချယ်ပါ။ အဖွဲ့အစည်းအလိုက် အရင်းအမြစ်အသုံးချမှု.

GPIO Intel FPGA IP ကန့်သတ်ချက်များ ဆက်တင်များ

Intel Quartus Prime ဆော့ဖ်ဝဲလ်တွင် GPIO IP core အတွက် ပါရာမီတာ ဆက်တင်များကို သင် သတ်မှတ်နိုင်သည်။ ရွေးချယ်စရာအုပ်စုသုံးစုရှိသည်။ အထွေထွေ, ကြားခံနှင့် မှတ်ပုံတင်များ.

ဇယား 9. GPIO IP Core ပါရာမီတာများ – အထွေထွေ

ကန့်သတ်ချက်	အခြေအနေ	ခွင့်ပြုထားသောတန်ဖိုးများ	ဖော်ပြချက်
ဒေတာလမ်းညွှန်	—	ထည့်သွင်းခြင်း။ အထွက်  Bidir	GPIO အတွက် ဒေတာလမ်းညွှန်ကို သတ်မှတ်ပေးသည်။
ဒေတာအကျယ်	—	၅း၄၅	ဒေတာအကျယ်ကို သတ်မှတ်သည်။
အမွေအနှစ် ထိပ်တန်းအဆင့် ဆိပ်ကမ်းအမည်များကို အသုံးပြုပါ။	—	On ပိတ်သည်။	Stratix V၊ Arria V နှင့် Cyclone V စက်များတွင်ကဲ့သို့တူညီသော port အမည်များကိုသုံးပါ။ ဟောင်းအတွက်ample၊ dout သည် dataout_h နှင့် dataout_l ဖြစ်လာပြီး din သည် datain_h နှင့် datain_l ဖြစ်လာသည်။ မှတ်ချက်- ဤဆိပ်ကမ်းများ၏ လုပ်ဆောင်ချက်သည် Stratix V၊ Arria V နှင့် Cyclone V စက်များတွင် ကွဲပြားသည်။ ရွှေ့ပြောင်းနေထိုင်ခြင်းဆိုင်ရာ လမ်းညွှန်ချက်အတွက် ဆက်စပ်အချက်အလက်များကို ကိုးကားပါ။

ဇယား 10. GPIO IP Core ပါရာမီတာများ – Buffer

ကန့်သတ်ချက်	အခြေအနေ	ခွင့်ပြုထားသောတန်ဖိုးများ	ဖော်ပြချက်
ကွဲပြားသော ကြားခံကို သုံးပါ။	—	On  ပိတ်သည်။	ဖွင့်ပါက၊ ကွဲပြားသော I/O ကြားခံများကို ဖွင့်ပေးသည်။
pseudo differential ကြားခံကိုသုံးပါ။	Data Direction = Output ကွဲပြားသော ကြားခံ = On ကိုသုံးပါ။	On  ပိတ်သည်။	အထွက်မုဒ်တွင် ဖွင့်ထားပါက၊ pseudo differential output buffers ကို ဖွင့်ပါ။ သင်ဖွင့်ထားလျှင် ဤရွေးချယ်မှုကို နှစ်လမ်းညွန်မုဒ်အတွက် အလိုအလျောက်ဖွင့်ပေးပါသည်။ ကွဲပြားသော ကြားခံကို သုံးပါ။.
ဘတ်စ်-ကိုင်ပတ်လမ်းကို သုံးပါ။	ဒေတာလမ်းညွှန် = ထည့်သွင်းခြင်း သို့မဟုတ် Bidir ကွဲပြားသောကြားခံကိုသုံးပါ = ပိတ်ပါ။	On  ပိတ်သည်။	ဖွင့်ထားပါက၊ ဘတ်စ်ကားကိုင်ဆောင်ထားသော ဆားကစ်ပတ်လမ်းသည် ၎င်း၏နောက်ဆုံးမောင်းနှင်သည့်အခြေအနေတွင် I/O pin တွင် အချက်ပြမှုကို အားနည်းစွာ ထိန်းထားနိုင်ပြီး အထွက်ကြားခံအခြေအနေမှာ 1 သို့မဟုတ် 0 ဖြစ်မည်ဖြစ်သော်လည်း မြင့်မားသော impedance မဖြစ်ပါ။
open drain output ကိုသုံးပါ။	ဒေတာလမ်းညွှန် = အထွက် သို့မဟုတ် Bidir ကွဲပြားသောကြားခံကိုသုံးပါ = ပိတ်ပါ။	On  ပိတ်သည်။	ဖွင့်ထားပါက၊ အဖွင့်အထွက်အထွက်သည် သင့်စနစ်ရှိ စက်အများအပြားမှ အခိုင်အမာပြောဆိုနိုင်သည့် ကြားဖြတ်နှောင့်ယှက်ခြင်းနှင့် ရေးခြင်းဖွင့်ခြင်းဆိုင်ရာ အချက်ပြမှုများကဲ့သို့သော စနစ်အဆင့်ထိန်းချုပ်မှုအချက်ပြမှုများကို ပံ့ပိုးပေးသည်။
အထွက်ကိုဖွင့်ရန် ဆိပ်ကမ်းကိုဖွင့်ပါ။	Data Direction = Output	On  ပိတ်သည်။	ဖွင့်ထားပါက OE အပေါက်သို့ အသုံးပြုသူထည့်သွင်းမှုကို ဖွင့်ပေးသည်။ ဤရွေးချယ်မှုကို နှစ်လမ်းညွန်မုဒ်အတွက် အလိုအလျောက်ဖွင့်ထားသည်။
seriestermination / paralleltermination ports များကိုဖွင့်ပါ။	—	On  ပိတ်သည်။	ဖွင့်ထားပါက၊ အထွက်ကြားခံ၏ စီးရီးဖြတ်ထိန်းချုပ်ရေးနှင့် အပြိုင်အဆိုင်ထိန်းချုပ်မှု ဆိပ်ကမ်းများကို ဖွင့်ပေးသည်။

ဇယား 11. GPIO IP Core ကန့်သတ်ချက်များ - မှတ်ပုံတင်ခြင်းများ

ကန့်သတ်ချက်	အခြေအနေ	ခွင့်ပြုထားသောတန်ဖိုးများ	ဖော်ပြချက်
မုဒ်ကို စာရင်းသွင်းပါ။	—	တစ်ခုမှ  ရိုးရှင်းသောစာရင်းသွင်း  DDIO	GPIO IP core အတွက် မှတ်ပုံတင်မုဒ်ကို သတ်မှတ်သည်- တစ်ခုမှ— ကြားခံမှ/သို့ ရိုးရှင်းသော ဝါယာကြိုးချိတ်ဆက်မှုကို သတ်မှတ်သည်။ ရိုးရှင်းသောစာရင်းသွင်း— DDIO ကို single data-rate mode (SDR) တွင် ရိုးရှင်းသော စာရင်းသွင်းမှုအဖြစ် အသုံးပြုကြောင်း သတ်မှတ်သည်။ Fitter သည် ဤစာရင်းကို I/O တွင် ထုပ်ပိုးနိုင်ပါသည်။ DDIO— IP core သည် DDIO ကိုအသုံးပြုကြောင်းသတ်မှတ်သည်။
ထပ်တူကျသော ရှင်းလင်းခြင်း/ကြိုတင်သတ်မှတ်ထားသော ဆိပ်ကမ်းကို ဖွင့်ပါ။	မှတ်ပုံတင်ခြင်းမုဒ် = DDIO	တစ်ခုမှ  ရှင်းပါတယ်။  ကြိုတင်သတ်မှတ်	synchronous reset port ကို အကောင်အထည်ဖော်နည်းကို သတ်မှတ်သည်။ တစ်ခုမှ— synchronous reset port ကို disable လုပ်ပါ။ ရှင်းပါတယ်။- တစ်ပြိုင်နက်တည်း ရှင်းလင်းမှုများအတွက် SCLR ဆိပ်ကမ်းကို ဖွင့်ပါ။ ကြိုတင်သတ်မှတ်— synchronous preset အတွက် SSET port ကိုဖွင့်ပါ။
အပြိုင်အဆိုင်ရှင်းလင်းခြင်း/ကြိုတင်သတ်မှတ်ထားသော ဆိပ်ကမ်းကိုဖွင့်ပါ။	မှတ်ပုံတင်ခြင်းမုဒ် = DDIO	တစ်ခုမှ  ရှင်းပါတယ်။  ကြိုတင်သတ်မှတ်	Asynchronous reset port ကို အကောင်အထည်ဖော်နည်းကို သတ်မှတ်သည်။ တစ်ခုမှ- အညီအမျှ ပြန်လည်သတ်မှတ်ခြင်း ဆိပ်ကမ်းကို ပိတ်ပါ။ ရှင်းပါတယ်။- အပြိုင်အဆိုင်ရှင်းလင်းမှုများအတွက် ACLR ဆိပ်ကမ်းကိုဖွင့်ပါ။ ကြိုတင်သတ်မှတ်- အပြိုင်အဆိုင် ကြိုတင်သတ်မှတ်မှုအတွက် ASET ဆိပ်ကမ်းကို ဖွင့်ပါ။ ACLR နှင့် ASET အချက်ပြမှုများသည် မြင့်မားသည်။
နာရီဖွင့်ရန် ဆိပ်ကမ်းများကို ဖွင့်ပါ။	မှတ်ပုံတင်ခြင်းမုဒ် = DDIO	On  ပိတ်သည်။	On— ဒေတာနာရီကို အဝင် သို့မဟုတ် ထွက်သည့်အခါ ထိန်းချုပ်ခွင့်ပြုရန် နာရီဖွင့်ခြင်း (CKE) အပေါက်ကို ဖော်ထုတ်ပေးသည်။ ဤအချက်ပြမှုသည် သင့်ထိန်းချုပ်မှုမရှိဘဲ ဒေတာများကို ဖြတ်သန်းခြင်းမှ တားဆီးပေးသည်။ ပိတ်သည်။—clock enable port ကိုမဖော်ထုတ်ဘဲ data သည်အမြဲတမ်းမှတ်ပုံတင်ခြင်းမှတဆင့်အလိုအလျောက်ဖြတ်သန်းသည်။
တစ်ဝက်နှုန်း လော့ဂျစ်	မှတ်ပုံတင်ခြင်းမုဒ် = DDIO	On  ပိတ်သည်။	ဖွင့်ထားပါက တစ်ဝက်နှုန်း DDIO ကိုဖွင့်ပါ။
Input/Output နာရီများကို သီးခြားခွဲထားပါ။	ဒေတာလမ်းညွှန် = Bidir  မှတ်ပုံတင်ခြင်းမုဒ် = ရိုးရှင်းသော မှတ်ပုံတင်ခြင်း သို့မဟုတ် DDIO	On  ပိတ်သည်။	ဖွင့်ထားပါက၊ နှစ်လမ်းညွန်မုဒ်တွင် အဝင်နှင့်အထွက်လမ်းကြောင်းများအတွက် သီးခြားနာရီများ (CK_IN နှင့် CK_OUT) ကိုဖွင့်ပါ။

ဆက်စပ်အချက်အလက်

• စာမျက်နှာ ၁၂ တွင် အဝင်နှင့်အထွက်ဘတ်စ် High and Low Bits
• လမ်းညွှန်ချက်- စာမျက်နှာ 23 ရှိ ရွှေ့ပြောင်းထားသော IP ရှိ datain_h နှင့် datain_l ဆိပ်ကမ်းများကို လဲလှယ်ပါ။

ထုပ်ပိုးမှုစာရင်းသွင်းပါ။

GPIO IP core သည် သင့်အား ဧရိယာနှင့် အရင်းအမြစ်အသုံးချမှုကို သက်သာစေရန်အတွက် အစွန်အဖျားတွင် မှတ်ပုံတင်ခြင်းကို ထုပ်ပိုးနိုင်စေပါသည်။

input နှင့် output လမ်းကြောင်းပေါ်တွင် full-rate DDIO ကို flip flop အဖြစ် သတ်မှတ်နိုင်သည်။ ထိုသို့ပြုလုပ်ရန်၊ ဤဇယားတွင်ဖော်ပြထားသော .qsf တာဝန်များကို ထည့်ပါ။

ဇယား ၁၂။ Packing QSF Assignments များကို မှတ်ပုံတင်ပါ။

မဂ်	QSF တာဝန်
Input register packing	QSF Assignment set_instance_assignment -name FAST_INPUT_REGISTER ON -to
Output register packing	set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to
အထွက်တွင် မှတ်ပုံတင်ထုပ်ပိုးမှုကို ဖွင့်ပါ။	set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to

မှတ်ချက်- ဤတာဝန်များသည် မှတ်ပုံတင်ထုပ်ပိုးခြင်းကို အာမမခံနိုင်ပါ။ သို့သော်၊ ဤတာဝန်များသည် Fitter အား တရားဝင်နေရာချထားမှုကို ရှာဖွေနိုင်စေသည်။ မဟုတ်ပါက Fitter သည် flip flop ကို core တွင်သိမ်းထားသည်။

GPIO Intel FPGA IP Timing

GPIO IP core ၏စွမ်းဆောင်ရည်သည် I/O ကန့်သတ်ချက်များနှင့် နာရီအဆင့်များပေါ်တွင်မူတည်သည်။ သင်၏ GPIO ဖွဲ့စည်းမှုပုံစံအတွက် အချိန်ကို အတည်ပြုရန်၊ Intel မှ သင့်အား Timing Analyzer ကို အသုံးပြုရန် အကြံပြုထားသည်။

ဆက်စပ်အချက်အလက်
Intel Quartus Prime Timing Analyzer

Timing အစိတ်အပိုင်းများ

GPIO IP core Timing components တွင် လမ်းကြောင်းသုံးခု ပါဝင်သည်။

• I/O အင်တာဖေ့စ်လမ်းကြောင်းများ—FPGA မှ ပြင်ပလက်ခံကိရိယာများဆီသို့ နှင့် ပြင်ပထုတ်လွှင့်စက်များမှ FPGA သို့။
• ဒေတာနှင့် နာရီ၏ အဓိက ကြားခံလမ်းကြောင်းများ—I/O မှ core သို့ နှင့် core မှ I/O သို့။
• လမ်းကြောင်းများ—နှုန်းတစ်ဝက်မှနှုန်းပြည့် DDIO သို့ နှင့် နှုန်းပြည့်မှ တစ်ဝက်နှုန်း DDIO သို့ လွှဲပြောင်းပါ။

မှတ်ချက်- Timing Analyzer သည် DDIO_IN နှင့် DDIO_OUT ဘလောက်များအတွင်းရှိ လမ်းကြောင်းကို အနက်ရောင်သေတ္တာများအဖြစ် သတ်မှတ်သည်။

ပုံ 10. Input Path Timing Components

ပုံ 11. Output Path Timing Components

ပုံ 12. Output သည် Path Timing Components ကိုဖွင့်ပါ။

နှောင့်နှေးဒြပ်စင်များ

Intel Quartus Prime ဆော့ဖ်ဝဲလ်သည် I/O အချိန်ပိုင်းခွဲခြမ်းစိတ်ဖြာမှုတွင် ပေါ့လျော့မှုကို အမြင့်ဆုံးဖြစ်စေရန်အတွက် နှောင့်နှေးနေသော အစိတ်အပိုင်းများကို အလိုအလျောက် သတ်မှတ်ပေးမည်မဟုတ်ပေ။ အချိန်ကိုပိတ်ရန် သို့မဟုတ် ပေါ့လျော့မှုကို ချဲ့ထွင်ရန်၊ Intel Quartus Prime ဆက်တင်များတွင် နှောင့်နှေးသည့်အရာများကို ကိုယ်တိုင်သတ်မှတ်ပါ။ file (.qsf)။

Table 13. Delay Elements .qsf Assignments

နှောင့်နှေးသည့်ဒြပ်စင်များကို ဝင်ရောက်ကြည့်ရှုရန် .qsf တွင် ဤတာဝန်များကို သတ်မှတ်ပါ။

နှောင့်နှေးဒြပ်စင်	.qsf Assignment
ထည့်သွင်းရန်နှောင့်နှေးသောဒြပ်စင်	set_instance_assignment မှ -name INPUT_DELAY_CHAIN ​​<0..63>
Output Delay Element	set_instance_assignment မှ -အမည် OUTPUT_DELAY_CHAIN ​​<0..15>
အထွက်နှောင့်နှေးသည့်အရာအား ဖွင့်ပါ။	set_instance_assignment မှ -အမည် OE_DELAY_CHAIN ​​<0..15>

Timing Analysis

Intel Quartus Prime ဆော့ဖ်ဝဲသည် GPIO IP core အတွက် SDC ချိန်ကိုက်ကန့်သတ်ချက်များကို အလိုအလျောက်ထုတ်ပေးမည်မဟုတ်ပါ။ အချိန်ကန့်သတ်ချက်များကို သင်ကိုယ်တိုင်ထည့်သွင်းရပါမည်။

အချိန်ကိုက်လမ်းညွှန်ချက်များကို လိုက်နာပါ။ampTiming Analyzer သည် I/O Timing ကို မှန်ကန်စွာ ပိုင်းခြားစိတ်ဖြာကြောင်း သေချာစေရန်။

• I/O အင်တာဖေ့စ်လမ်းကြောင်းများအတွက် သင့်လျော်သောအချိန်ကိုက်ခွဲခြမ်းစိတ်ဖြာမှုလုပ်ဆောင်ရန်၊ .sdc ရှိ စနစ်နာရီပင်နံပါတ်နှင့် ဒေတာ pins များ၏ စနစ်အဆင့်ကန့်သတ်ချက်များကို သတ်မှတ်ပါ။ file.
• core interface လမ်းကြောင်းများအတွက် သင့်လျော်သော အချိန်ပိုင်းခွဲခြမ်းစိတ်ဖြာမှုကို လုပ်ဆောင်ရန်၊ ဤနာရီဆက်တင်များကို .sdc တွင် သတ်မှတ်ပါ။ file:
  - core မှတ်ပုံတင်ရန်နာရီ
  — ရိုးရှင်းသော မှတ်ပုံတင်ခြင်းနှင့် DDIO မုဒ်များအတွက် I/O မှတ်ပုံတင်ခြင်းများသို့ နာရီ

ဆက်စပ်အချက်အလက်
AN 433- Source-Synchronous Interfaces များကို ကန့်သတ်ခြင်းနှင့် ခွဲခြမ်းစိတ်ဖြာခြင်း။
source-synchronous interfaces များကို ကန့်သတ်ခြင်းနှင့် ခွဲခြမ်းစိတ်ဖြာခြင်းအတွက် နည်းပညာများကို ဖော်ပြသည်။

Single Data Rate Input Register

ပုံ 13. Single Data Rate Input Register

Table 14. Single Data Rate Input Register .sdc Command Examples

အမိန့်ပေးသည်။	Command အတထွample	ဖော်ပြချက်
ဖန်တီး_နာရီ	create_clock -name sdr_in_clk -period “100 MHz” sdr_in_clk	ထည့်သွင်းနာရီအတွက် နာရီဆက်တင်ကို ဖန်တီးပါ။
set_input_delay	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	0.15 ns ထည့်သွင်းမှုနှောင့်နှေးမှုဖြင့် ထည့်သွင်းမှု I/O ၏ အချိန်ကို ပိုင်းခြားစိတ်ဖြာရန် Timing Analyzer ကို ညွှန်ကြားသည်။

Full-Rate သို့မဟုတ် Half-Rate DDIO ထည့်သွင်းမှု မှတ်ပုံတင်ခြင်း။

full-rate နှင့် half-rate DDIO input registers များ၏ input side သည် တူညီပါသည်။ FPGA သို့ off-chip transmitter ကို ပုံစံတူပြုလုပ်ရန် virtual clock ကိုအသုံးပြုခြင်းဖြင့် system ကို ကောင်းစွာကန့်သတ်နိုင်သည်။

ပုံ 14. Full-Rate သို့မဟုတ် Half-Rate DDIO ထည့်သွင်းမှု မှတ်ပုံတင်ခြင်း။

Table 15. Full-Rate သို့မဟုတ် Half-Rate DDIO Input Register .sdc Command Examples

အမိန့်ပေးသည်။	Command အတထွample	ဖော်ပြချက်
ဖန်တီး_နာရီ	create_clock -name virtual_clock - ကာလ “200 MHz” create_clock -name ddio_in_clk - ကာလ “200 MHz” ddio_in_clk	virtual နာရီနှင့် DDIO နာရီအတွက် နာရီဆက်တင်ကို ဖန်တီးပါ။
set_input_delay	set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data	လွှဲပြောင်းမှု၏ အပြုသဘောနာရီအစွန်းနှင့် အနုတ်နာရီအစွန်းကို ပိုင်းခြားစိတ်ဖြာရန် Timing Analyzer အား ညွှန်ကြားပါ။ ဒုတိယ set_input_delay command တွင် -add_delay ကို မှတ်သားပါ။
set_false_path	set_false_path -fall_from virtual_clock -rise_to ddio_in_clk set_false_path -rise_from virtual_clock -fall_to ddio_in_clk	Timing Analyzer အား အပြုသဘောဆောင်သော နာရီအစွန်းမှ အစပျိုးထားသော မှတ်ပုံတင်သို့ အနုတ်အစွန်းသို့ လျစ်လျူရှုရန် နှင့် အနှုတ်နာရီအစွန်းမှ အပြုသဘောဆောင်သော အစွန်းမှ အစပျိုးထားသော မှတ်ပုံတင်ရန်။ မှတ်ချက်- ck_hr ကြိမ်နှုန်းသည် ck_fr ကြိမ်နှုန်း၏ ထက်ဝက်ဖြစ်ရမည်။ I/O PLL သည် နာရီများကို မောင်းနှင်ပါက၊ သင်သည် derive_pll_clocks .sdc command ကို အသုံးပြု၍ စဉ်းစားနိုင်သည်။

Single Data Rate Output Register

ပုံ 15. Single Data Rate Output Register

Table 16. Single Data Rate Output Register .sdc Command Examples

အမိန့်ပေးသည်။	Command အတထွample	ဖော်ပြချက်
create_clock နှင့် create_generated_clock	create_clock -name sdr_out_clk - ကာလ “100 MHz” sdr_out_clk create_generated_clock -source sdr_out_clk -name sdr_out_outclk sdr_out_outclk	ထုတ်လွှင့်ရန် အရင်းအမြစ်နာရီနှင့် အထွက်နာရီကို ဖန်တီးပါ။
set_output_delay	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	ထုတ်လွှင့်ရန် အထွက်နာရီကို ထုတ်လွှင့်ရန် အထွက်ဒေတာကို ခွဲခြမ်းစိတ်ဖြာရန် Timing Analyzer အား ညွှန်ကြားသည်။

Full-Rate သို့မဟုတ် Half-Rate DDIO Output ကို မှတ်ပုံတင်ပါ။

full-rate နှင့် half-rate DDIO output register များ၏ output side သည် တူညီသည်။

Table 17. DDIO Output Register .sdc Command Examples

အမိန့်ပေးသည်။	Command အတထွample	ဖော်ပြချက်
create_clock နှင့် create_generated_clock	create_clock -name ddio_out_fr_clk - ကာလ “200 MHz” ddio_out_fr_clk create_generated_clock -source ddio_out_fr_clk -name ddio_out_fr_outclk ddio_out_fr_outclk	နာရီများကို DDIO သို့ ထုတ်ပေးပြီး ထုတ်လွှင့်ရန် နာရီကို ဖန်တီးပါ။
set_output_delay	set_output_delay -နာရီ ddio_out_fr_outclk ၀.၅၅ ddio_out_fr_data set_output_delay -add_delay -clock_fall -နာရီ ddio_out_fr_outclk ၀.၅၅ ddio_out_fr_data	အထွက်နာရီနှင့် အပေါင်းလက္ခဏာဆောင်သော ဒေတာများကို ခွဲခြမ်းစိတ်ဖြာရန် Timing Analyzer အား ညွှန်ကြားပါ။
set_false_path	set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	အထွက်နာရီ၏ အကျဘက်အစွန်းနှင့် ရင်းမြစ်နာရီ၏ တက်လာသည့်အစွန်းကို လျစ်လျူရှုရန် Timing Analyzer အား ညွှန်ကြားပါ

အချိန်ပိတ် လမ်းညွှန်ချက်များ

GPIO ထည့်သွင်းမှု မှတ်ပုံတင်ခြင်းများအတွက်၊ ထည့်သွင်းမှုနှောင့်နှေးမှုကွင်းဆက်ကို သင်မသတ်မှတ်ပါက ထည့်သွင်းမှု I/O လွှဲပြောင်းမှုသည် ခေတ္တရပ်နားချိန် ကျရှုံးနိုင်ဖွယ်ရှိသည်။ ဤချို့ယွင်းမှုသည် ဒေတာနှောင့်နှေးမှုထက် နာရီနှောင့်နှေးမှု ပိုကြီးခြင်းကြောင့်ဖြစ်သည်။

ဆိုင်းငံ့ထားချိန်ပြည့်မီရန်၊ ထည့်သွင်းမှုနှောင့်နှေးမှုကွင်းဆက်ကို အသုံးပြု၍ ထည့်သွင်းသည့်ဒေတာလမ်းကြောင်းသို့ နှောင့်နှေးမှုကို ပေါင်းထည့်ပါ။ ယေဘုယျအားဖြင့်၊ ထည့်သွင်းမှုနှောင့်နှေးမှုကွင်းဆက်သည် 60 အမြန်နှုန်းအဆင့်တွင် အဆင့်တစ်ဆင့်လျှင် 1 ps ဝန်းကျင်ဖြစ်သည်။ အချိန်ကိုကျော်ရန် အနီးစပ်ဆုံး ထည့်သွင်းမှုနှောင့်နှေးမှု ကွင်းဆက်ဆက်တင်ကို ရရှိရန်၊ အနုတ်လက္ခဏာကိုင်လျော့မှုကို 60 ps ဖြင့် ပိုင်းခြားပါ။

သို့ရာတွင်၊ I/O PLL သည် GPIO ထည့်သွင်းမှု မှတ်ပုံတင်ခြင်း (ရိုးရှင်းသော မှတ်ပုံတင်ခြင်း သို့မဟုတ် DDIO မုဒ်) ၏ နာရီများကို မောင်းနှင်ပါက၊ သင်သည် လျော်ကြေးမုဒ်ကို ရင်းမြစ် synchronous မုဒ်အဖြစ် သတ်မှတ်နိုင်သည်။ Fitter သည် ပိုမိုကောင်းမွန်သော စနစ်ထည့်သွင်းမှုအတွက် I/O PLL ကို configure ပြုလုပ်ရန် ကြိုးပမ်းမည်ဖြစ်ပြီး input I/O အချိန်ပိုင်းခွဲခြမ်းစိတ်ဖြာမှုအတွက် အားလျော့နေပါသည်။

GPIO အထွက်နှင့် အထွက်သည် မှတ်ပုံတင်မှုများကို ဖွင့်ရန်အတွက်၊ သင်သည် အထွက်ဒေတာနှင့် နာရီကို အထွက်နှင့် အထွက်နှောင့်နှေးသည့်ကြိုးများကို အသုံးပြု၍ နှောင့်နှေးမှုကို ပေါင်းထည့်နိုင်သည်။

• စနစ်ထည့်သွင်းချိန်ချိုးဖောက်မှုကို သင်သတိပြုမိပါက၊ သင်သည် အထွက်နာရီနှောင့်နှေးကွင်းဆက်ဆက်တင်ကို တိုးမြှင့်နိုင်သည်။
• ကိုင်ထားချိန်ချိုးဖောက်မှုကို သတိပြုမိပါက အထွက်ဒေတာနှောင့်နှေးမှု ကွင်းဆက်ဆက်တင်ကို တိုးမြှင့်နိုင်သည်။

GPIO Intel FPGA IP ဒီဇိုင်းထွamples

GPIO IP core သည် ဒီဇိုင်းဟောင်းကို ထုတ်လုပ်နိုင်သည်။ampကန့်သတ်ချက်တည်းဖြတ်မှုတွင် သင်၏ IP ဖွဲ့စည်းမှုပုံစံနှင့် ကိုက်ညီသည့်အရာများ။ သင်ဤဒီဇိုင်း ex ကိုသုံးနိုင်သည်။amples သည် IP core ကို instantiating နှင့် simulations များတွင် မျှော်လင့်ထားသော အပြုအမူအတွက် ရည်ညွှန်းချက်များဖြစ်သည်။

ဒီဇိုင်းဟောင်းကို ထုတ်လုပ်နိုင်ပါတယ်။ampGPIO IP core parameter တည်းဖြတ်မှုမှ les ။ သင်အလိုရှိသော parameters များကိုသတ်မှတ်ပြီးနောက်, ကလစ်နှိပ်ပါ။ Ex ကို ဖန်တီးပါ။ample ဒီဇိုင်း. IP core သည် ဒီဇိုင်း ex ကိုထုတ်ပေးသည်။ample အရင်းအမြစ် files သင်သတ်မှတ်ထားသောလမ်းညွှန်တွင်။

ပုံ 16. အရင်းအမြစ် Files ကို Generated Design Example လမ်းညွှန်

မှတ်ချက်- .qsys files သည် ဒီဇိုင်းဟောင်းအတွင်း အတွင်းပိုင်းအသုံးပြုရန်အတွက်ဖြစ်သည်။ampမျိုးဆက်တွေချည်းပဲ။ ဤ .qsys ကို သင် တည်းဖြတ်၍ မရပါ။ files.

GPIO IP Core Synthesizable Intel Quartus Prime Design Example

ပေါင်းစပ်နိုင်သော ဒီဇိုင်း example သည် Intel Quartus Prime ပရောဂျက်တွင် သင်ထည့်သွင်းနိုင်သော စုစည်းပြင်ဆင်ထားသော ပလပ်ဖောင်း ဒီဇိုင်နာစနစ်ဖြစ်သည်။

ဒီဇိုင်းထွကို ထုတ်လုပ်ခြင်းနှင့် အသုံးပြုခြင်း။ample

ပေါင်းစပ်ဖန်တီးနိုင်သော Intel Quartus Prime ဒီဇိုင်းဟောင်းကို ထုတ်လုပ်ရန်ample အရင်းအမြစ်မှ files၊ design ex တွင် အောက်ပါ command ကို run ပါ။ample လမ်းညွှန်-

quartus_sh -t make_qii_design.tcl

အသုံးပြုရန် စက်ပစ္စည်းအတိအကျကို သတ်မှတ်ရန်၊ အောက်ပါ command ကို လုပ်ဆောင်ပါ။

quartus_sh -t make_qii_design.tcl [device_name]

TCL script သည် ed_synth.qpf ပရောဂျက်ပါရှိသော qii လမ်းညွှန်တစ်ခုကို ဖန်တီးသည်။ file. သင်သည် ဤပရောဂျက်ကို Intel Quartus Prime ဆော့ဖ်ဝဲတွင် ဖွင့်ပြီး စုစည်းနိုင်သည်။

GPIO IP Core Simulation Design Example

Simulation ဒီဇိုင်း example သည် simulation driver တစ်ခုနှင့်ချိတ်ဆက်ထားသော IP instance ကိုတည်ဆောက်ရန်အတွက် သင်၏ GPIO IP core parameter ဆက်တင်များကိုအသုံးပြုသည်။ ယာဉ်မောင်းသည် ကျပန်းအသွားအလာကိုထုတ်ပေးပြီး ဒေတာထွက်ခြင်း၏တရားဝင်မှုကို အတွင်းပိုင်းစစ်ဆေးသည်။

ဒီဇိုင်း ex ကိုအသုံးပြုခြင်း။ampသင်အသုံးပြုသော simulator ပေါ်မူတည်၍ command တစ်ခုတည်းကိုအသုံးပြု၍ simulation ကို run နိုင်ပါသည်။ Simulation သည် GPIO IP core ကို သင်မည်သို့အသုံးပြုနိုင်ပုံကို သရုပ်ပြသည်။

ဒီဇိုင်းထွကို ထုတ်လုပ်ခြင်းနှင့် အသုံးပြုခြင်း။ample

Simulation ဒီဇိုင်းကို ထုတ်လုပ်ရန် example အရင်းအမြစ်မှ files Verilog simulator အတွက်၊ ဒီဇိုင်း ex တွင် အောက်ပါ command ကို run ပါ။ample လမ်းညွှန်-

quartus_sh -t make_sim_design.tcl

Simulation ဒီဇိုင်းကို ထုတ်လုပ်ရန် example အရင်းအမြစ်မှ files VHDL simulator အတွက်၊ ဒီဇိုင်း ex တွင် အောက်ပါ command ကို run ပါ။ample လမ်းညွှန်-

quartus_sh -t make_sim_design.tcl VHDL

TCL script သည် ပံ့ပိုးပေးထားသော simulation tool တစ်ခုစီအတွက် လမ်းကြောင်းခွဲများပါရှိသော sim directory တစ်ခုကို ဖန်တီးသည်။ simulation tool တစ်ခုစီအတွက် script များကို သက်ဆိုင်ရာ directory များတွင် ရှာတွေ့နိုင်ပါသည်။

Arria V၊ Cyclone V နှင့် Stratix V စက်ပစ္စည်းများအတွက် IP ရွှေ့ပြောင်းသွားလာမှု

IP ရွှေ့ပြောင်းခြင်းစီးဆင်းမှုသည် သင့်ကို Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်ပစ္စည်းများ၏ GPIO IP core များသို့ Arria V၊ ALTDDIO_BIDIR နှင့် ALTIOBUF IP cores များကို ပြောင်းရွှေ့ခွင့်ပြုသည်။

ဤ IP ရွှေ့ပြောင်းခြင်းစီးဆင်းမှုသည် ALTDDIO_IN၊ ALTDDIO_OUT၊ ALTDDIO_BIDIR နှင့် ALTIOBUF IP cores များ၏ ဆက်တင်များနှင့် ကိုက်ညီရန် GPIO IP core ကို configure လုပ်ကာ IP core ကို ပြန်လည်ထုတ်ပေးနိုင်သည်။

မှတ်ချက်- အချို့သော IP core များသည် သတ်မှတ်ထားသောမုဒ်များတွင်သာ IP ရွှေ့ပြောင်းခြင်းစီးဆင်းမှုကို ပံ့ပိုးပေးသည်။ သင့် IP core သည် ပံ့ပိုးမထားသည့်မုဒ်တွင်ရှိနေပါက၊ သင်သည် GPIO IP core အတွက် IP Parameter Editor ကို run ပြီး IP core ကို ကိုယ်တိုင် configure လုပ်ရန် လိုအပ်နိုင်သည်။

သင်၏ ALTDDIO_IN၊ ALTDDIO_OUT၊ ALTDDIO_BIDIR နှင့် ALTIOBUF IP Cores များကို ရွှေ့ပြောင်းခြင်း

သင်၏ ALTDDIO_IN၊ ALTDDIO_OUT၊ ALTDDIO_BIDIR နှင့် ALTIOBUF IP core များကို GPIO Intel FPGA IP IP core သို့ ပြောင်းရွှေ့ရန်၊ ဤအဆင့်များကို လိုက်နာပါ-

1. IP Parameter Editor တွင် သင်၏ ALTDDIO_IN၊ ALTDDIO_OUT၊ ALTDDIO_BIDIR သို့မဟုတ် ALTIOBUF IP core ကိုဖွင့်ပါ။
2. ၌ လောလောဆယ် ရွေးချယ်ထားသော စက်မိသားစုရွေးချယ်ပါ။ Intel Arria 10 or Intel Cyclone 10 GX.
3. နှိပ်ပါ။ ပြီးအောင် GPIO IP Parameter Editor ကိုဖွင့်ရန်။
   IP Parameter Editor သည် ALTDDIO_IN၊ ALTDDIO_OUT၊ ALTDDIO_BIDIR သို့မဟုတ် ALTIOBUF core ဆက်တင်များနှင့် ဆင်တူသော GPIO IP core ဆက်တင်များကို configure လုပ်ပါသည်။
4. ၎င်းတို့နှစ်ခုကြားတွင် ကိုက်ညီမှုမရှိသော ဆက်တင်များရှိပါက၊ ရွေးချယ်ပါ။ ပံ့ပိုးထားသော ဆက်တင်အသစ်များ.
5. နှိပ်ပါ။ ပြီးအောင် IP core ကိုပြန်ထုတ်ရန်။
6. သင်၏ ALTDDIO_IN၊ ALTDDIO_OUT၊ ALTDDIO_BIDIR သို့မဟုတ် RTL ရှိ ALTIOBUF IP core instantiation ကို GPIO IP core ဖြင့် အစားထိုးပါ။

မှတ်ချက်- GPIO IP core port အမည်များသည် ALTDDIO_IN၊ ALTDDIO_OUT၊ ALTDDIO_BIDIR သို့မဟုတ် ALTIOBUF IP core port အမည်များနှင့် ကိုက်ညီမည်မဟုတ်ပါ။ ထို့ကြောင့်၊ instantiation တွင် IP core အမည်ကိုပြောင်းရုံဖြင့် မလုံလောက်ပါ။

ဆက်စပ်အချက်အလက်
စာမျက်နှာ ၁၂ တွင် အဝင်နှင့်အထွက်ဘတ်စ် High and Low Bits

လမ်းညွှန်ချက်- ရွှေ့ပြောင်းထားသော IP ရှိ datain_h နှင့် datain_l ဆိပ်ကမ်းများကို လဲလှယ်ပါ။

သင်၏ GPIO IP ကို ​​ယခင်စက်များမှ GPIO IP core သို့ ပြောင်းရွှေ့သောအခါတွင် သင်သည် ဖွင့်နိုင်သည်။ အမွေအနှစ် ထိပ်တန်းအဆင့် ဆိပ်ကမ်းအမည်များကို အသုံးပြုပါ။ GPIO IP core parameter တည်းဖြတ်မှုတွင် ရွေးချယ်မှု။ သို့သော်၊ GPIO IP core ရှိ ဤ port များ၏ အပြုအမူသည် Stratix V၊ Arria V နှင့် Cyclone V စက်ပစ္စည်းများအတွက် အသုံးပြုသည့် IP cores များနှင့် ကွဲပြားသည်။

GPIO IP core သည် အဆိုပါ port များကို ဤနာရီအစွန်းများရှိ output register များသို့ မောင်းနှင်သည်-

• datain_h—အထွက်နာရီ၏အစွန်းတွင်
• datain_l—နာရီလက်တံ၏အစွန်းဘက်တွင်

အကယ်၍ သင်သည် သင်၏ GPIO IP ကို ​​Stratix V၊ Arria V နှင့် Cyclone V စက်ပစ္စည်းများမှ ပြောင်းရွှေ့ပါက၊ GPIO IP core မှထုတ်ပေးသော IP ကို ​​သင်ချက်ချင်းလုပ်သောအခါ datain_h နှင့် datain_l ဆိပ်ကမ်းများကို လဲလှယ်ပါ။

ဆက်စပ်အချက်အလက်
စာမျက်နှာ ၁၂ တွင် အဝင်နှင့်အထွက်ဘတ်စ် High and Low Bits

GPIO Intel FPGA IP အသုံးပြုသူလမ်းညွှန် မော်ကွန်း

IP ဗားရှင်းများသည် Intel Quartus Prime Design Suite ဆော့ဖ်ဝဲလ်ဗားရှင်း v19.1 အထိ တူညီပါသည်။ Intel Quartus Prime Design Suite ဆော့ဖ်ဝဲလ်ဗားရှင်း 19.2 သို့မဟုတ် နောက်ပိုင်းတွင်၊ IP cores တွင် IP ဗားရှင်းပုံစံအသစ်တစ်ခုရှိသည်။

IP core ဗားရှင်းကို မဖော်ပြထားပါက၊ ယခင် IP core ဗားရှင်းအတွက် အသုံးပြုသူလမ်းညွှန်ကို အကျုံးဝင်ပါသည်။

IP Core ဗားရှင်း	အသုံးပြုသူလမ်းညွှန်
20.0.0	GPIO Intel FPGA IP အသုံးပြုသူလမ်းညွှန်- Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်များ
19.3.0	GPIO Intel FPGA IP အသုံးပြုသူလမ်းညွှန်- Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်များ
19.3.0	GPIO Intel FPGA IP အသုံးပြုသူလမ်းညွှန်- Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်များ
18.1	GPIO Intel FPGA IP အသုံးပြုသူလမ်းညွှန်- Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်များ
18.0	GPIO Intel FPGA IP အသုံးပြုသူလမ်းညွှန်- Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်များ
17.1	Intel FPGA GPIO IP Core အသုံးပြုသူလမ်းညွှန်
17.0	Altera GPIO IP Core အသုံးပြုသူလမ်းညွှန်
16.1	Altera GPIO IP Core အသုံးပြုသူလမ်းညွှန်
16.0	Altera GPIO IP Core အသုံးပြုသူလမ်းညွှန်
14.1	Altera GPIO Megafunction အသုံးပြုသူလမ်းညွှန်
13.1	Altera GPIO Megafunction အသုံးပြုသူလမ်းညွှန်

GPIO Intel FPGA IP အသုံးပြုသူလမ်းညွှန်အတွက် စာရွက်စာတမ်းပြန်လည်ပြင်ဆင်ခြင်းမှတ်တမ်း- Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်များ

စာရွက်စာတမ်းဗားရှင်း	Intel Quartus Prime ဗားရှင်း	IP ဗားရှင်း	အပြောင်းအလဲများ
2021.07.15	21.2	20.0.0	ရိုးရှင်းသော ပြကွက်ကို အပ်ဒိတ်လုပ်ထားသည်။ view dout[0] သို့ dout[3] နှင့် dout[3] သို့ dout[0] ကို အပ်ဒိတ်လုပ်ရန် single-end GPIO ထည့်သွင်းမှုလမ်းကြောင်း။
2021.03.29	21.1	20.0.0	GPIO IP ဗားရှင်းနံပါတ်ကို 20.0.0 သို့ အပ်ဒိတ်လုပ်ခဲ့သည်။
2021.03.12	20.4	19.3.0	GPIO IP သည် မြင့်တက်လာသောအစွန်းတွင် datain_h နှင့် ကျဆင်းနေသောအစွန်းရှိ datain_l ကို သတ်မှတ်ရန် IP ရွှေ့ပြောင်းခြင်းလမ်းညွှန်ချက်ကို အပ်ဒိတ်လုပ်ခဲ့သည်။
2019.10.01	19.3	19.3.0	နှောင့်နှေးသောဒြပ်စင်များအကြောင်း ခေါင်းစဉ်ရှိ .qsf တာဝန်ကုဒ်များတွင် စာစီစာကုံးအမှားကို ပြင်ဆင်ထားသည်။
2019.03.04	18.1	18.1	အဝင်လမ်းကြောင်းနှင့် ပတ်သက်သော အကြောင်းအရာများတွင် အထွက်နှင့် အထွက်လမ်းကြောင်းများကို ဖွင့်ပါ- GPIO Intel FPGA IP သည် bidirectional pins များ၏ dynamic calibration ကို မပံ့ပိုးနိုင်ဟု သတ်မှတ်ရန် ခေါင်းစဉ်များရှိ မှတ်စုများကို ပြုပြင်ခဲ့သည်။ Parallel Interfaces အတွက် PHY Lite ၏ လင့်ခ်များကို Intel FPGA IP Core အသုံးပြုသူ လမ်းညွှန်- Intel Stratix 10၊ Intel Arria 10 နှင့် Intel Cyclone 10 GX Devices များအတွက် လမ်းညွှန်နှစ်သွယ်ဖြင့် ချိန်ညှိမှုလိုအပ်သော အပလီကေးရှင်းများအကြောင်း နောက်ထပ်အချက်အလက်များအတွက် ချိတ်ဆက်မှုများ။
2018.08.28	18.0	18.0	Intel FPGA GPIO IP Core အသုံးပြုသူလမ်းညွှန်မှ GPIO Intel FPGA IP အသုံးပြုသူလမ်းညွှန်- Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်ပစ္စည်းများသို့ ပြန်လည်ခေါင်းစဉ်တပ်ထားသည်။ Intel Stratix 10 GPIO IP အသုံးပြုသူလမ်းညွှန်သို့ လင့်ခ်တစ်ခုကို ပေါင်းထည့်ထားသည်။  IP ကို ​​“Intel FPGA GPIO” မှ “GPIO Intel FPGA IP” သို့ အမည်ပြောင်းခဲ့သည်။  “clk_fr” နှင့် “clk_hr” ၏ “ck_fr” နှင့် “ck_hr” သို့ ပြုပြင်ထားသည်။  အမှန်တကယ် IP core အချက်ပြအမည်များကိုပြသရန် GPIO IP အဝင်လမ်းကြောင်းနှင့် အထွက်လမ်းကြောင်း ပုံကြမ်းများကို အပ်ဒိတ်လုပ်ခဲ့သည်။

ရက်စွဲ	ဗားရှင်း	အပြောင်းအလဲများ
နိုဝင်ဘာလ 2017	2017.11.06	Intel Cyclone 10 GX စက်များအတွက် ပံ့ပိုးမှု ထပ်ထည့်ထားသည်။ GPIO IP core ရှိ အချက်ပြအမည်များနှင့် ကိုက်ညီရန် ကိန်းဂဏန်းများတွင် အချက်ပြအမည်များကို အပ်ဒိတ်လုပ်ခဲ့သည်။ အထွက်လမ်းကြောင်း လှိုင်းပုံစံကို ပေါင်းထည့်ခဲ့သည်။ “Altera GPIO IP core” ကို “Intel FPGA GPIO IP core” သို့ အမည်ပြောင်းခဲ့သည်။ “Altera IOPLL IP core” ကို “Intel FPGA IOPLL IP core” သို့ အမည်ပြောင်းခဲ့သည်။ “TimeQuest Timing Analyzer” ကို “ Timing Analyzer” ဟု အမည်ပြောင်းခဲ့သည်။ “Qsys” ကို “ပလပ်ဖောင်း ဒီဇိုင်နာ” ဟု အမည်ပြောင်းခဲ့သည်။ ASET နှင့် ACLR အချက်ပြမှုများသည် မြင့်မားနေကြောင်း ရှင်းလင်းခဲ့သည်။
မေလ ၁၉၉၇	2017.05.08	GPIO ကြားခံဘောင်များကို ဖော်ပြသည့် ဇယားကို အပ်ဒိတ်လုပ်ကာ အခြေအနေများအတွက် သတ်မှတ်ပေးသည်။ ဘတ်စ်-ကိုင်ပတ်လမ်းကို သုံးပါ။ ကန့်သတ်ရွေးချယ်မှု။ Intel အဖြစ် နာမည်ပြောင်းထားသည်။
အောက်တိုဘာလ 2016	2016.10.31	ထည့်သွင်းလမ်းကြောင်း လှိုင်းပုံစံကို အပ်ဒိတ်လုပ်ထားသည်။ din နှင့် dout bus များရှိ အမြင့်နှင့် အနိမ့်များကို ဖော်ပြသည့် ခေါင်းစဉ်တစ်ခုကို ပေါင်းထည့်ထားသည်။
သြဂုတ် 2016	2016.08.05	GPIO IP core ရှိ dynamic OCT ပံ့ပိုးမှုဆိုင်ရာ မှတ်စုများ ထည့်သွင်းထားသည်။ တိကျမှုနှင့် ရှင်းလင်းပြတ်သားမှုကို မြှင့်တင်ရန်အတွက် ပါရာမီတာဆက်တင်များအကြောင်း ခေါင်းစဉ်ကို အပ်ဒိတ်လုပ်ခဲ့သည်။ ဒီဇိုင်းဟောင်းကို ဖန်တီးခြင်းဆိုင်ရာ ကဏ္ဍကို အပ်ဒိတ်လုပ်ထားသည်။ampလဲ့ Stratix V၊ Arria V နှင့် Cyclone V စက်ပစ္စည်းများမှ GPIO IP core သို့ ပြောင်းရွှေ့သည့်အခါ အမွေအနှစ်ဆိပ်ကမ်းများ၏ အပြုအမူဆိုင်ရာ လမ်းညွှန်ချက်ခေါင်းစဉ်ကို ပေါင်းထည့်ထားသည်။ ရှင်းလင်းပြတ်သားမှုနှင့် ကိုးကားရလွယ်ကူစေရန် စာတမ်းကို ပြန်လည်ရေးသားပြီး ပြန်လည်ဖွဲ့စည်းထားပါသည်။ Quartus II ၏ ဥပမာများကို Quartus Prime သို့ ပြောင်းထားသည်။
သြဂုတ် 2014	2014.08.18	အချိန်ကိုက်အချက်အလက်ကို ထည့်သွင်းထားသည်။ မှတ်ပုံတင်ထုပ်ပိုးမှုအချက်အလက်ကို ပေါင်းထည့်ထားသည်။ ထပ်ပြောပါသည်။ အမွေအနှစ် ထိပ်တန်းအဆင့် ဆိပ်ကမ်းအမည်များကို အသုံးပြုပါ။ ကန့်သတ်ချက်။ ၎င်းသည် ကန့်သတ်ချက်အသစ်တစ်ခုဖြစ်သည်။ မှတ်ပုံတင်ထုပ်ပိုးမှုအချက်အလက်ကို ပေါင်းထည့်ထားသည်။ Megafunction ဟူသော အသုံးအနှုန်းကို IP Core ဖြင့် အစားထိုးခဲ့သည်။
နိုဝင်ဘာလ 2013	2013.11.29	ကနဦး ထုတ်ဝေမှု။

တုံ့ပြန်ချက်ပေးပို့ပါ။

GPIO Intel FPGA IP အသုံးပြုသူလမ်းညွှန်- Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်များ

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

Intel GPIO Intel FPGA IP [pdf] အသုံးပြုသူလမ်းညွှန် GPIO Intel FPGA IP၊ GPIO၊ Intel FPGA IP၊ FPGA IP

ကိုးကား

• အသုံးပြုသူလက်စွဲ