intel 4G Turbo-V FPGA IP
4G Turbo-V Intel® FPGA IP အကြောင်း
Forward-error correction (FEC) ချန်နယ်ကုဒ်များသည် ကြိုးမဲ့ဆက်သွယ်ရေးစနစ်များ၏ စွမ်းအင်ထိရောက်မှုကို မြှင့်တင်ပေးလေ့ရှိသည်။ Turbo ကုဒ်များသည် 3G နှင့် 4G မိုဘိုင်းဆက်သွယ်ရေးများ (ဥပမာ၊ UMTS နှင့် LTE) နှင့် ဂြိုလ်တုဆက်သွယ်ရေးများအတွက် သင့်လျော်သည်။ ဒေတာဖောက်ပြန်သည့် ဆူညံသံများကြားတွင် ယုံကြည်စိတ်ချရသော ဒေတာလွှဲပြောင်းမှု လိုအပ်သည့် လှိုင်းနှုန်း သို့မဟုတ် latency-ကန့်သတ်ထားသော ဆက်သွယ်ရေးလင့်ခ်များမှတစ်ဆင့် Turbo ကုဒ်များကို သင်အသုံးပြုနိုင်ပါသည်။ 4G Turbo-V Intel® FPGA IP တွင် vRAN အတွက် downlink နှင့် uplink accelerator ပါ၀င်ပြီး Turbo Intel FPGA IP ပါဝင်သည်။ downlink accelerator သည် တူညီသောအချက်အလက်ပုံစံဖြင့် ဒေတာကို ထပ်လောင်းပေးပါသည်။ uplink accelerator သည် ကျိုးကြောင်းဆီလျော်သော ချန်နယ်အမှားအယွင်းများစွာကို ပြုပြင်ရန် ထပ်လောင်းခြင်းကို အသုံးချသည်။
ဆက်စပ်အချက်အလက်
- Turbo Intel FPGA IP အသုံးပြုသူလမ်းညွှန်
- 3GPP TS 36.212 ဗားရှင်း 15.2.1 ဖြန့်ချိမှု 15
4G Turbo-V Intel FPGA IP အင်္ဂါရပ်များ
downlink အရှိန်မြှင့်စက်တွင်-
- ကုဒ်ပိတ်ဆို့ခြင်း စက်ဘီးစီး ထပ်နေသော ကုဒ် (CRC) ပူးတွဲပါရှိသည်။
- Turbo ကုဒ်နံပါတ်
- Turbo နှုန်းနှင့် ကိုက်ညီသည်-
- subblock interleaver
- နည်းနည်း စုဆောင်းသူ
- ဘစ်ရွေးချယ်မှု
- ဘစ်သီးညှပ်စက်
uplink အရှိန်မြှင့်စက်တွင်-
- Subblock deinterleaver
- CRC စစ်ဆေးမှုနှင့်အတူ Turbo ဒီကုဒ်ဒါ
Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်များရယူပြီး။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။ *အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။
4G Turbo-V Intel FPGA IP ကိရိယာ မိသားစု ပံ့ပိုးမှု
Intel သည် Intel FPGA IP အတွက် အောက်ဖော်ပြပါ စက်ပံ့ပိုးမှုအဆင့်များကို ပေးဆောင်သည်-
- ကြိုတင်ပံ့ပိုးမှု—ဤစက်ပစ္စည်းမိသားစုအတွက် သရုပ်ဖော်ခြင်းနှင့် စုစည်းမှုအတွက် IP ကို ရရှိနိုင်သည်။ FPGA ပရိုဂရမ်ရေးဆွဲခြင်း။ file (.pof) ပံ့ပိုးမှုသည် Quartus Prime Pro Stratix 10 Edition Beta ဆော့ဖ်ဝဲလ်အတွက် မရရှိနိုင်သောကြောင့် IP အချိန်ကိုက်ခြင်းကို အာမခံနိုင်မည်မဟုတ်ပေ။ Timing မော်ဒယ်များတွင် အစောပိုင်း လွန်ခဲ့သည့် အပြင်အဆင် အချက်အလက်များအပေါ် အခြေခံ၍ နှောင့်နှေးမှုများ၏ ကနဦး အင်ဂျင်နီယာ ခန့်မှန်းချက်များ ပါဝင်သည်။ ဆီလီကွန်စမ်းသပ်ခြင်းသည် အမှန်တကယ် ဆီလီကွန်နှင့် ချိန်ကိုက်မော်ဒယ်များကြား ဆက်စပ်မှုကို တိုးတက်ကောင်းမွန်စေသောကြောင့် ချိန်ကိုက်မော်ဒယ်များသည် ပြောင်းလဲနိုင်သည်။ စနစ်ဗိသုကာနှင့် အရင်းအမြစ်အသုံးချလေ့လာမှုများ၊ သရုပ်ဖော်မှု၊ pinout၊ စနစ် latency အကဲဖြတ်ချက်များ၊ အခြေခံအချိန်အကဲဖြတ်ချက်များ (pipeline budgeting) နှင့် I/O လွှဲပြောင်းနည်းဗျူဟာ (ဒေတာလမ်းကြောင်းအကျယ်၊ ကွဲနက်မှု၊ I/O စံနှုန်းများ ဖလှယ်မှုများအတွက် ဤ IP core ကို သင်အသုံးပြုနိုင်သည် )
- ပဏာမပံ့ပိုးမှု—Intel သည် ဤစက်ပစ္စည်းမိသားစုအတွက် ပဏာမအချိန်ကိုက်မော်ဒယ်များဖြင့် IP Core ကို အတည်ပြုသည်။ IP Core သည် လုပ်ဆောင်ချက်ဆိုင်ရာ လိုအပ်ချက်များအားလုံးနှင့် ကိုက်ညီသော်လည်း စက်ပစ္စည်းမိသားစုအတွက် အချိန်ကိုက်ခွဲခြမ်းစိတ်ဖြာမှုကို လုပ်ဆောင်နေဆဲ ဖြစ်နိုင်သည်။ ထုတ်လုပ်မှု ဒီဇိုင်းများတွင် သတိဖြင့် အသုံးပြုနိုင်သည်။
- နောက်ဆုံးပံ့ပိုးမှု—Intel သည် ဤစက်ပစ္စည်းမိသားစုအတွက် နောက်ဆုံးအချိန်ကိုက်မော်ဒယ်များဖြင့် IP ကို အတည်ပြုသည်။ IP သည် စက်မိသားစုအတွက် လုပ်ဆောင်နိုင်သော အချိန်နှင့် အချိန်သတ်မှတ်ချက်အားလုံးကို ဖြည့်ဆည်းပေးပါသည်။ ထုတ်လုပ်ရေး ဒီဇိုင်းများတွင် သင်သုံးနိုင်သည်။
4G Turbo-V IP ကိရိယာ မိသားစု ပံ့ပိုးမှု
| စက်မိသားစု | အထောက်အပံ့ |
| Intel Agilex™ | ကြိုပေး |
| Intel Arria® 10 | နောက်ဆုံး |
| Intel Stratix® 10 | ကြိုပေး |
| အခြားစက်ပစ္စည်းမိသားစုများ | မထောက်ခံပါ။ |
4G Turbo-V Intel FPGA IP အတွက် အချက်အလက်ကို ထုတ်ပြန်ပါ။
Intel FPGA IP ဗားရှင်းများသည် Intel Quartus® Prime Design Suite ဆော့ဖ်ဝဲဗားရှင်း v19.1 အထိ ကိုက်ညီပါသည်။ Intel Quartus Prime Design Suite ဆော့ဖ်ဝဲလ်ဗားရှင်း 19.2 မှစတင်၍ Intel FPGA IP တွင် ဗားရှင်းအသစ်အဆန်းတစ်ခုရှိသည်။ Intel FPGA IP ဗားရှင်း (XYZ) နံပါတ်သည် Intel Quartus Prime ဆော့ဖ်ဝဲလ်ဗားရှင်းတစ်ခုစီနှင့် ပြောင်းလဲနိုင်သည်။ အပြောင်းအလဲတစ်ခု-
- X သည် IP ၏ အဓိက ပြင်ဆင်မှုကို ညွှန်ပြသည်။ Intel Quartus Prime ဆော့ဖ်ဝဲလ်ကို အပ်ဒိတ်လုပ်ပါက IP ကို ပြန်ထုတ်ရပါမည်။
- Y သည် အိုင်ပီတွင် အင်္ဂါရပ်အသစ်များ ပါဝင်သည်။ ဤအင်္ဂါရပ်အသစ်များပါဝင်ရန် သင့် IP ကို ပြန်ထုတ်ပါ။
- Z သည် IP တွင် အသေးစားပြောင်းလဲမှုများ ပါဝင်သည်ကို ညွှန်ပြသည်။ ဤပြောင်းလဲမှုများပါဝင်ရန် သင့် IP ကို ပြန်လည်ထုတ်ပေးပါ။
4G Turbo-V IP ဖြန့်ချိမှု အချက်အလက်
| ကုသိုလ်ကံ | ဖော်ပြချက် |
| ဗားရှင်း | 1.0.0 |
| ဖြန့်ချိသည့်ရက် | ဧပြီလ 2020 |
4G Turbo-V စွမ်းဆောင်ရည်နှင့် အရင်းအမြစ်အသုံးချမှု
Intel Quartus Prime software v19.1 ဖြင့် ဒီဇိုင်းများကို စုစည်းခြင်းဖြင့် အရင်းအမြစ်အသုံးချမှုနှင့် စွမ်းဆောင်ရည်ကို Intel မှ ထုတ်လုပ်ခဲ့သည်။ ပရောဂျက်တစ်ခုလိုအပ်သော FPGA အရင်းအမြစ်များ (ဥပမာ- လိုက်လျောညီထွေရှိသော ယုတ္တိဗေဒဆိုင်ရာ မော်ဂျူးများ (ALMs)) ၏ အစောပိုင်းခန့်မှန်းချက်အတွက် ဤအနီးစပ်ဆုံးရလဒ်များကိုသာ အသုံးပြုပါ။ ပစ်မှတ်ကြိမ်နှုန်းမှာ 300 MHz ဖြစ်သည်။
Downlink Accelerator အရင်းအမြစ်အသုံးချမှုနှင့် Intel Arria 10 စက်များအတွက် အများဆုံးကြိမ်နှုန်း
| မော်ဂျူး | fMAX (MHz) | ALM များ | ALUTs | မှတ်ပုံတင်များ | Memory (Bits) | RAM Blocks (M20K) | DSP Blocks |
| Downlink အရှိန်မြှင့်စက် | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| CRC ပူးတွဲမှု | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| Turbo ကုဒ်နံပါတ် | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| ကိုက်ညီသူကို အဆင့်သတ်မှတ်ပါ။ | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| subblock interleaver | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| နည်းနည်း စုဆောင်းသူ | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| ဘစ်ရွေးချယ်ကိရိယာနှင့် ပရူနာ | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
Uplink Accelerator အရင်းအမြစ်အသုံးချမှုနှင့် Intel Arria 10 စက်များအတွက် အများဆုံးကြိမ်နှုန်း
| မော်ဂျူး | fMAX (MHz) | ALM များ | မှတ်ပုံတင်များ | Memory (Bits) | RAM Blocks (M20K) | DSP Blocks |
| Uplink အရှိန်မြှင့်စက် | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| Subblock deinterleaver | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| Turbo decoder | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
4G Turbo-V Intel FPGA IP ဖြင့် ဒီဇိုင်းထုတ်ခြင်း။
4G Turbo-V IP လမ်းညွှန်ဖွဲ့စည်းပုံ
IP installer မှ IP ကို ကိုယ်တိုင်ထည့်သွင်းရပါမည်။
Installation Directory Structure
4G Turbo-V IP ကိုထုတ်ပေးခြင်း။
သင်သည် downlink သို့မဟုတ် uplink accelerator ကိုထုတ်လုပ်နိုင်သည်။ uplink accelerator အတွက် dl ကို directory တွင် ul ဖြင့် အစားထိုးပါ။ file နာမည်များ
- Intel Quartus Prime Pro ဆော့ဖ်ဝဲကိုဖွင့်ပါ။
- ရွေးချယ်ပါ။ File ➤ ပရောဂျက် Wizard အသစ်။
- Next ကိုနှိပ်ပါ။
- ပရောဂျက်အမည် dl_fec_wrapper_top ထည့်သွင်းပြီး ပရောဂျက်တည်နေရာကို ထည့်သွင်းပါ။
- Arria 10 စက်ပစ္စည်းကို ရွေးချယ်ပါ။
- Finish ကိုနှိပ်ပါ။
- dl_fec_wrapper_top.qpf ကိုဖွင့်ပါ။ file ပရောဂျက်လမ်းညွှန်တွင် ရနိုင်သော ပရောဂျက် wizard ပေါ်လာသည်။
- Platform Designer tab တွင်-
- dl_fec_wrapper_top.ip ကိုဖန်တီးပါ။ file ဟာ့ဒ်ဝဲ tcl ကို အသုံးပြု file.
- ဒီဇိုင်းကိုထုတ်လုပ်ရန် Generate HDL ကိုနှိပ်ပါ။ files.
- Generate tab တွင် Generate Test bench system ကိုနှိပ်ပါ။
- ပေါင်းစပ်မှုကိုထည့်ရန် Add All ကိုနှိပ်ပါ။ files ပရောဂျက်ဆီသို့။ ဟိ files သည် src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\ synth တွင် ရှိပါသည်။
- dl_fec_wrapper_top.v ကို သတ်မှတ်ပါ။ file ထိပ်တန်းအဆင့် entity အဖြစ်။
- ဤပရောဂျက်ကို စုစည်းရန် Start Compilation ကိုနှိပ်ပါ။
4G Turbo-V IP ကို တုပခြင်း။
ဤတာဝန်သည် downlink အရှိန်မြှင့်စက်ကို အတုယူရန်ဖြစ်သည်။ uplink accelerator ကို အတုယူရန် directory တစ်ခုစီရှိ dl နှင့် ul ကို အစားထိုးပါ။ file နာမည်။
- ModelSim 10.6d FPGA Edition Simulator ကိုဖွင့်ပါ။
- လမ်းညွှန်ကို src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor သို့ ပြောင်းပါ
- QUARTUS_INSTALL_DIR ကို msim_setup.tcl ရှိ သင်၏ Intel Quartus Prime လမ်းညွှန်သို့ ပြောင်းပါ file\sim\mentor directory တွင်ရှိသော၊
- စာသားမှတ်တမ်းဝင်းဒိုးတွင် load_sim.tcl အမိန့်ကို ထည့်သွင်းပါ။ ဤအမိန့်သည် စာကြည့်တိုက်ကို ထုတ်ပေးသည်။ files သည် အရင်းအမြစ်ကို စုစည်းပြီး အတုယူသည်။ filemsim_setup.tcl တွင် s file. Test vector များ ပါရှိပါသည်။ file\sim လမ်းညွှန်ထဲတွင် name_update.sv။
ဟိ fileအမည်အပ်ဒိတ် File ဖွဲ့စည်းပုံ
- သက်ဆိုင်သောစမ်းသပ်မှု vector files သည် sim\mentor\test_vectors တွင်ရှိသည်။
- Log.txt တွင် စမ်းသပ်မှု အထုပ်တိုင်း၏ ရလဒ်ပါရှိသည်။
- downlink accelerator အတွက်၊ encoder_pass_file.txt တွင် test packets နှင့် encoder_ အညွှန်းတိုင်း၏ pass report ပါရှိသည်။file_error.txt တွင် စမ်းသပ်ထုပ်ပိုးမှုအညွှန်းတိုင်း၏ ပျက်ကွက်အစီရင်ခံစာပါရှိသည်။
- uplink accelerator အတွက် Error_file.txt တွင် စမ်းသပ်ထုပ်ပိုးမှုအညွှန်းတိုင်း၏ ပျက်ကွက်အစီရင်ခံစာပါရှိသည်။
4G Turbo-V Intel FPGA IP လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက်
4G Turbo-V Intel FPGA IP တွင် downlink accelerator နှင့် uplink accelerator တို့ပါဝင်သည်။
- စာမျက်နှာ ၉ တွင် 4G Turbo-V ဗိသုကာ
- စာမျက်နှာ 4 ရှိ 11G Turbo-V အချက်ပြမှုများနှင့် မျက်နှာပြင်များ
- စာမျက်နှာ 4 တွင် 15G Turbo-V Timing Diagrams
- စာမျက်နှာ 4 တွင် 18G Turbo-V Latency နှင့် Throughput
4G Turbo-V ဗိသုကာ
4G Turbo-V Intel FPGA IP တွင် downlink accelerator နှင့် uplink accelerator တို့ပါဝင်သည်။
4G Downlink Accelerator
4G Turbo downlink accelerator တွင် ကုဒ်ဘလောက် CRC ပူးတွဲပါရှိသော ဘလောက်တစ်ခုနှင့် Turbo ကုဒ်ဒါတစ်ခု (Intel Turbo FPGA IP) နှင့် နှုန်းတူကိရိယာတို့ ပါဝင်သည်။ input data သည် 8-bit wide ဖြစ်ပြီး output data သည် 24-bit wide ဖြစ်သည်။ rate matcher တွင် subblock interleavers သုံးခု၊ bit selector နှင့် bit collector တို့ ပါဝင်သည်။
4G downlink accelerator သည် 8-bit အပြိုင် CRC တွက်ချက်မှုဆိုင်ရာ အယ်လဂိုရီသမ်ဖြင့် ကုဒ်ပိတ်ဆို့ခြင်း CRC ပူးတွဲမှုကို လုပ်ဆောင်သည်။ CRC attachment block သို့ ထည့်သွင်းမှုသည် 8-bit ကျယ်သည်။ ပုံမှန်မုဒ်တွင်၊ CRC ပိတ်ဆို့ခြင်းအတွက် သွင်းအားစုအရေအတွက်သည် k-24 ဖြစ်ပြီး၊ k သည် အရွယ်အစားအညွှန်းအပေါ်အခြေခံ၍ ဘလောက်အရွယ်အစားဖြစ်သည်။ 24 bits ၏နောက်ထပ် CRC အစီအစဥ်ကို CRC ပူးတွဲပါဖိုင်ပိတ်ဆို့ရှိ ဒေတာအဝင်ကုဒ်ဘလောက်နှင့် တွဲထားပြီး Turbo ကုဒ်ပြောင်းကိရိယာသို့ ပေးပို့သည်။ CRC ရှောင်ကွင်းမုဒ်တွင်၊ ထည့်သွင်းမှုအရေအတွက်သည် 8-ဘစ်ကျယ်သော k အရွယ်အစားဖြစ်ပြီး Turbo ကုဒ်ဒါဘလောက်သို့ ပေးပို့သည်။
Turbo ကုဒ်နံပါတ်သည် အပြိုင် concatenated convolutional ကုဒ်ကို အသုံးပြုသည်။ convolutional encoder သည် သတင်းအချက်အလက် sequence ကို encode ပြုလုပ်ပြီး အခြားသော convolutional encoder သည် information sequence ၏ interleaved version ကို encode လုပ်ပါသည်။ Turbo ကုဒ်နံပါတ်တွင် 8-stituent convolutional encoders နှစ်ခုနှင့် Turbo ကုဒ်အတွင်းပိုင်းကြားဖြတ်တစ်ခု ရှိသည်။ Turbo ကုဒ်ပြောင်းကိရိယာအကြောင်း နောက်ထပ်အချက်အလက်များအတွက်၊ Turbo IP Core အသုံးပြုသူလမ်းညွှန်ကို ကိုးကားပါ။ နှုန်းညှိပေးသူသည် သယ်ယူပို့ဆောင်ရေးပိတ်ဆို့ခြင်းရှိ ဘစ်အရေအတွက်ကို ထိုခွဲဝေချထားမှုတွင် IP ပေးပို့သည့် ဘစ်အရေအတွက်နှင့် ကိုက်ညီသည်။ Rate matcher ၏ အဝင်နှင့်အထွက်သည် 24 bits ဖြစ်သည်။ IP သည် ကုဒ်ဘလော့တစ်ခုစီအတွက် Turbo coded သယ်ယူပို့ဆောင်ရေးလမ်းကြောင်းများအတွက် ကိုက်ညီမှုနှုန်းကို သတ်မှတ်သည်။ နှုန်းကို လိုက်ဖက်သည့်စနစ်တွင်- subblock interleaver၊ bit collector နှင့် bit selector တို့ပါဝင်သည်။ downlink accelerator သည် Turbo coding မှ output stream တစ်ခုစီအတွက် interleaved subblock ကို သတ်မှတ်ပေးပါသည်။ ထုတ်လွှင့်မှုများတွင် မက်ဆေ့ချ်ဘစ်စီးကြောင်း၊ 1st parity bit stream နှင့် 2nd parity bit stream တို့ ပါဝင်သည်။ ကြားဖြတ်ထားသော subblock ၏ အဝင်နှင့်အထွက်သည် 24 bits ကျယ်သည်။ ဘစ်စုဆောင်းသူသည် အကွက်ခွဲကြားဖြတ်မှလာသော လမ်းကြောင်းများကို ပေါင်းစပ်ထားသည်။ ဤဘလောက်တွင် သိမ်းဆည်းသော buffers များ ပါ၀င်သည်-
- ကန့်လန့်ဖြတ်ခွဲမှ အပိုင်းအစများကို ဖွင့်ပေးသည့် မက်ဆေ့ချ်များနှင့် ဖြည့်စွက်စာ။
- subblock သည် parity bits နှင့် ၎င်းတို့၏ သက်ဆိုင်ရာ filler bits များကို ကြားဖြတ်ထားသည်။
Bit စုဆောင်းသူ
4G ချန်နယ် Uplink Accelerator
4G Turbo uplink accelerator တွင် subblock deinterleaver နှင့် turbo decoder (Intel Turbo FPGA IP) တို့ ပါဝင်ပါသည်။
deinterleaver တွင် ပထမဘလောက်နှစ်တုံးသည် အချိုးညီပြီး တတိယအတုံးသည် ကွဲပြားသည့် ဘလောက်သုံးတုံးပါရှိသည်။
အဆင်သင့် signal ၏ latency သည် 0 ဖြစ်သည်။
Deinterleaver
subblock deinterleaver အတွက် ရှောင်ကွင်းမုဒ်ကို ဖွင့်ထားပါက၊ IP သည် တည်နေရာ အဆက်ဆက်ရှိ memory blocks များမှ ဒေတာများကို ရေးပေးသောကြောင့် ဒေတာကို IP မှ ဖတ်ပါသည်။ IP သည် ဒေတာကို ကြားဝင်စွက်ဖက်ခြင်းမရှိဘဲ ဒေတာကို ရေးသည့်အခါတွင် ဒေတာကို ဖတ်သည်။ subblock deinterleaver ထဲသို့ ထည့်သွင်းသည့် ဒေတာအရေအတွက်သည် ရှောင်ကွင်းမုဒ်တွင် K_π ဖြစ်ပြီး အထွက်ဒေတာအရှည်မှာ k အရွယ်အစားဖြစ်သည် (k သည် cb_size_index တန်ဖိုးအပေါ် အခြေခံထားသည့် ကုဒ်ဘလော့အရွယ်အစားဖြစ်သည်)။ subblock deinterleaver ၏ output data ၏ latency သည် input block size K_π ပေါ်တွင် မူတည်ပါသည်။ ထည့်သွင်းဒေတာ၏ K_π ကုဒ်ဘလော့အရွယ်အစားကို ရေးသားပြီးမှသာ IP သည် ဒေတာကို ဖတ်သည်။ ထို့ကြောင့် output ၏ latency သည် write time လည်းပါဝင်သည်။ subblock interleaver output data တွင် latency သည် K_π+17 ဖြစ်သည်။ Turbo decoder သည် s ကိုအခြေခံ၍ ဖြစ်နိုင်ခြေအရှိဆုံး transmission sequence ကိုတွက်ချက်သည်။ampအဲဒါကို လက်ခံတယ်။ အသေးစိတ်ရှင်းလင်းချက်အတွက် Turbo Core IP အသုံးပြုသူလမ်းညွှန်ကို ကိုးကားပါ။ အမှားပြင်ဆင်ခြင်းကုဒ်များကို ကုဒ်ထုတ်ခြင်းသည် မတူညီသော convolutional codes များအတွက် ဖြစ်နိုင်ခြေများကို နှိုင်းယှဉ်ခြင်းတစ်ခုဖြစ်သည်။ Turbo decoder တွင် တစ်ခုတည်းသော soft-in soft-out (SISO) decoders နှစ်ခုပါရှိပြီး၊ ထပ်တလဲလဲ လုပ်ဆောင်သည်။ ပထမ (အထက် ဒီကုဒ်ဒါ) ၏ အထွက်အား Turbo ကုဒ်ဖော်ပြခြင်း ထပ်ဆင့်ပြုလုပ်ရန် ဒုတိယသို့ ပေးပို့သည်။ Interleaver နှင့် deinterleaver တို့သည် ဤလုပ်ငန်းစဉ်တွင် အချက်အလက်များကို ပြန်လည်စီယူခြင်းကို ပိတ်ဆို့ထားသည်။
ဆက်စပ်အချက်အလက်
Turbo IP Core အသုံးပြုသူလမ်းညွှန်
4G Turbo-V အချက်ပြမှုများနှင့် မျက်နှာပြင်များ
Downlink Accelerator
Downlink Accelerator Signals
| အချက်ပြအမည် | ဦးတည်ချက် | အနံ | ဖော်ပြချက် |
| clk | ထည့်သွင်းခြင်း။ | 1 | 300 MHz နာရီ ထည့်သွင်းခြင်း။ Turbo-V IP အင်တာဖေ့စ်အချက်ပြမှုများအားလုံးသည် ဤနာရီနှင့် ထပ်တူကျသည်။ |
| reset_n | ထည့်သွင်းခြင်း။ | 1 | IP တစ်ခုလုံး၏ အတွင်းလော့ဂျစ်ကို ပြန်လည်သတ်မှတ်သည်။ |
| sink_valid | ထည့်သွင်းခြင်း။ | 1 | sink_data မှ ဒေတာ မှန်ကန်သည့်အခါ အခိုင်အမာ sink_valid ကို အခိုင်အမာ မဖော်ပြထားသောအခါ၊ sink_valid ကို ပြန်လည်အတည်ပြုသည်အထိ IP သည် လုပ်ဆောင်ခြင်းကို ရပ်တန့်စေသည်။ |
| sink_data | ထည့်သွင်းခြင်း။ | 8 | အများအားဖြင့် လွှဲပြောင်းခံရသည့် အချက်အလက်အစုအဝေးကို သယ်ဆောင်သည်။ |
| sink_sop | ထည့်သွင်းခြင်း။ | 1 | အဝင်ပက်ကတ်တစ်ခု၏ စတင်မှုကို ညွှန်ပြသည်။ |
| sink_eop | ထည့်သွင်းခြင်း။ | 1 | အဝင်အထုပ်တစ်ခု၏အဆုံးကိုညွှန်ပြသည်။ |
| sink_အဆင်သင့် | အထွက် | 1 | IP သည် ဒေတာလက်ခံနိုင်သည့်အချိန်ကို ညွှန်ပြသည်။ |
| Sink_error | ထည့်သွင်းခြင်း။ | 2 | လက်ရှိ စက်ဝန်းအတွင်း လွှဲပြောင်းထားသည့် ဒေတာအပေါ် သက်ရောက်မှုရှိသော အမှားအယွင်းများကို ညွှန်ပြရန် နှစ်ဘစ်မျက်နှာဖုံး။ |
| Crc_enable | ထည့်သွင်းခြင်း။ | 1 | CRC ပိတ်ဆို့ခြင်းကို ဖွင့်ပါ။ |
| Cb_size_index | ထည့်သွင်းခြင်း။ | 8 | ထည့်သွင်းကုဒ် ပိတ်ဆို့အရွယ်အစား K |
| sink_rm_out_size | ထည့်သွင်းခြင်း။ | 20 | E နှင့် သက်ဆိုင်သော matcher output block size ကို အဆင့်သတ်မှတ်ပါ။ |
| sink_code_blocks | ထည့်သွင်းခြင်း။ | 15 | လက်ရှိကုဒ်ပိတ်ဆို့ခြင်းအတွက် ပျော့ပျောင်းသော ကြားခံအရွယ်အစား Ncb |
| sink_rv_idx | ထည့်သွင်းခြင်း။ | 2 | ထပ်နေသောဗားရှင်းအညွှန်း (0,1,2 သို့မဟုတ် 3) |
| sink_rm_bypass | ထည့်သွင်းခြင်း။ | 1 | နှုန်းညှိပေးသူတွင် ရှောင်ကွင်းမုဒ်ကို ဖွင့်ပါ။ |
| sink_filler_bits | ထည့်သွင်းခြင်း။ | 6 | IP သည် code block segmentation ကိုလုပ်ဆောင်သောအခါတွင် ဖြည့်သွင်းသည့်အရေအတွက်သည် transmitter တွင် IP ထည့်သွင်းမှုများကို ကိုက်သည်။ |
| source_valid | အထွက် | 1 | မှန်ကန်သောဒေတာ ထုတ်ပေးသည့်အခါ IP မှ အခိုင်အမာဖော်ပြသည်။ |
| ဆက်ရန်… | |||
| အချက်ပြအမည် | ဦးတည်ချက် | အနံ | ဖော်ပြချက် |
| အရင်းအမြစ်_ဒေတာ | အထွက် | 24 | သတင်းအချက်အလက်အမြောက်အများကို လွှဲပြောင်းပေးသည်။ ခိုင်လုံသည်ဟု အခိုင်အမာဆိုထားရာ ဤအချက်အလက်ကို ရရှိနိုင်သည်။ |
| source_sop | အထွက် | 1 | အထုပ်တစ်ခု၏အစကို ညွှန်ပြသည်။ |
| source_eop | အထွက် | 1 | အထုပ်တစ်ခု၏အဆုံးကိုညွှန်ပြသည်။ |
| source_ready | ထည့်သွင်းခြင်း။ | 1 | အဆင်သင့်အချက်ပြမှုကို အတည်ပြုသည့်နေရာတွင် ဒေတာလက်ခံမှုသည် မှန်ကန်သည်။ |
| အရင်းအမြစ်_အမှား | အထွက် | 2 | အရင်းအမြစ်ဘက်ခြမ်းရှိ Avalon-ST ပရိုတိုကောချိုးဖောက်မှုများကို ညွှန်ပြသည့် Turbo Encoder မှ ပျံ့နှံ့လာသော အမှားအချက်ပြမှု
• 00: အမှားအယွင်းမရှိပါ။ • 01- ပက်ကတ်၏စတင်မှု ပျောက်ဆုံးနေပါသည်။ • 10- ပက်ကတ်၏အဆုံး ပျောက်နေပါသည်။ • ၁၁။ |
| အရင်းအမြစ်_blk_size | အထွက် | 13 | အထွက်ကုဒ် ဘလော့အရွယ်အစား K |
Uplink Accelerator မျက်နှာပြင်များ
Uplink Accelerator အချက်ပြမှုများ
| အချက်ပြ | ဦးတည်ချက် | အနံ | ဖော်ပြချက် |
| clk | ထည့်သွင်းခြင်း။ | 1 | 300 MHz နာရီ ထည့်သွင်းခြင်း။ Turbo-V IP အင်တာဖေ့စ်အချက်ပြမှုများအားလုံးသည် ဤနာရီနှင့် ထပ်တူကျသည်။ |
| reset_n | ထည့်သွင်းခြင်း။ | 1 | အဝင်နာရီအချက်ပြမှုကို ပြန်လည်သတ်မှတ်ပါ။ |
| sink_valid | ထည့်သွင်းခြင်း။ | 1 | Avalon တိုက်ရိုက်ထုတ်လွှင့်မှု ထည့်သွင်းမှု မှန်ကန်သည်။ |
| sink_data | ထည့်သွင်းခြင်း။ | 24 | Avalon တိုက်ရိုက်ထုတ်လွှင့်မှု ထည့်သွင်းမှုဒေတာ |
| sink_sop | ထည့်သွင်းခြင်း။ | 1 | ပက်ကတ်၏ Avalon တိုက်ရိုက်ထုတ်လွှင့်မှု ထည့်သွင်းမှု စတင်ခြင်း။ |
| sink_eop | ထည့်သွင်းခြင်း။ | 1 | Avalon တိုက်ရိုက်ထုတ်လွှင့်မှုထည့်သွင်းမှု packet ၏အဆုံး |
| ဆက်ရန်… | |||
| အချက်ပြ | ဦးတည်ချက် | အနံ | ဖော်ပြချက် |
| sink_အဆင်သင့် | ထည့်သွင်းခြင်း။ | 1 | Avalon တိုက်ရိုက်ထုတ်လွှင့်မှု ထည့်သွင်းမှု အဆင်သင့်ဖြစ်နေပါပြီ။ |
| conf_valid | ထည့်သွင်းခြင်း။ | 1 | ထည့်သွင်းဖွဲ့စည်းပုံစနစ် မှန်ကန်ပါသည်။ |
| cb_size_index | ထည့်သွင်းခြင်း။ | 8 | အရွယ်အစား ထပ်တလဲလဲ အညွှန်းကိန်းကို ပိတ်ဆို့ပါ။ |
| အများဆုံး_ထပ်ခြင်း | ထည့်သွင်းခြင်း။ | 5 | အများဆုံး ထပ်လောင်းပါ။ |
| rm_bypass | ထည့်သွင်းခြင်း။ | 1 | ရှောင်ကွင်းမုဒ်ကို ဖွင့်ပါ။ |
| sel_CRC24A | ထည့်သွင်းခြင်း။ | 1 | လက်ရှိဒေတာပိတ်ဆို့ခြင်းအတွက် သင်လိုအပ်သော CRC အမျိုးအစားကို သတ်မှတ်သည်-
• 0: CRC24A • 1- CRC24B |
| conf_ready | ထည့်သွင်းခြင်း။ | 1 | Input configuration conduit အဆင်သင့်ဖြစ်နေပါပြီ။ |
| source_valid | အထွက် | 1 | Avalon တိုက်ရိုက်ထုတ်လွှင့်မှု အကျုံးဝင်သည်။ |
| အရင်းအမြစ်_ဒေတာ | အထွက် | 16 | Avalon တိုက်ရိုက်ထုတ်လွှင့်မှုဒေတာ |
| source_sop | အထွက် | 1 | Avalon streaming output packet စတင်ခြင်း။ |
| source_eop | အထွက် | 1 | packet ၏အဆုံးတွင် Avalon တိုက်ရိုက်ထုတ်လွှင့်မှုအထွက် |
| အရင်းအမြစ်_အမှား | အထွက် | 2 | အရင်းအမြစ်ဘက်ခြမ်းရှိ Avalon ထုတ်လွှင့်ခြင်းပရိုတိုကောချိုးဖောက်မှုများကို ညွှန်ပြသည့် အမှားအချက်ပြမှု
• 00: အမှားအယွင်းမရှိပါ။ • 01- ပက်ကတ်၏စတင်မှု ပျောက်ဆုံးနေပါသည်။ • 10- ပက်ကတ်၏အဆုံး ပျောက်နေပါသည်။ • ၁၁။ |
| source_ready | အထွက် | 1 | Avalon streaming output အဆင်သင့်ဖြစ်ပါပြီ။ |
| CRC_အမျိုးအစား | အထွက် | 1 | လက်ရှိဒေတာပိတ်ဆို့ခြင်းအတွက် အသုံးပြုထားသည့် CRC အမျိုးအစားကို ဖော်ပြသည်-
• 0: CRC24A • 1- CRC24B |
| source_blk_size | အထွက် | 13 | အထွက်ဘလောက်အရွယ်အစားကို သတ်မှတ်ပေးသည်။ |
| CRC_pass | အထွက် | 1 | CRC အောင်မြင်မှု ရှိမရှိ ညွှန်ပြသည်-
• 0- ပျက်ကွက် • 1- Pass |
| source_iter | အထွက် | 5 | Turbo ဒီကုဒ်ဒါသည် လက်ရှိဒေတာပိတ်ဆို့ခြင်းကို လုပ်ဆောင်ခြင်း ရပ်သွားပြီးနောက် ထပ်တလဲလဲ တစ်ဝက်တစ်ပျက် အရေအတွက်ကို ပြသည်။ |
DSP Intel FPGA IP ရှိ Avalon Streaming Interfaces
Avalon တိုက်ရိုက်ထုတ်လွှင့်မှု အင်တာဖေ့စ်များသည် အရင်းအမြစ်အင်တာဖေ့စ်မှ နစ်ခ်အင်တာဖေ့စ်သို့ ဒေတာလွှဲပြောင်းခြင်းအတွက် စံ၊ ပြောင်းလွယ်ပြင်လွယ်နှင့် မော်ဂျူလာပရိုတိုကောကို သတ်မှတ်သည်။ အဝင်အင်တာဖေ့စ်သည် Avalon ထုတ်လွှင့်မှုစုပ်ခွက်တစ်ခုဖြစ်ပြီး အထွက်အင်တာဖေ့စ်သည် Avalon ထုတ်လွှင့်မှုရင်းမြစ်ဖြစ်သည်။ Avalon တိုက်ရိုက်ထုတ်လွှင့်မှု အင်တာဖေ့စ်သည် ချန်နယ်များစွာတွင် ကြားဝင်ထားသော ပက်ကေ့ခ်ျများနှင့်အတူ ပက်ကက်လွှဲပြောင်းမှုများကို ပံ့ပိုးပေးသည်။ Avalon streaming interface signals များသည် channels သို့မဟုတ် packet အပိုင်းများကို မသိဘဲ ဒေတာစီးကြောင်းတစ်ခုတည်းကို ပံ့ပိုးပေးသော ရိုးရာ streaming interfaces များကို ဖော်ပြနိုင်သည်။ ထိုသို့သော အင်တာဖေ့စ်များသည် ပုံမှန်အားဖြင့် ဒေတာ၊ အဆင်သင့်နှင့် တရားဝင်အချက်များ ပါဝင်ပါသည်။ Avalon တိုက်ရိုက်ထုတ်လွှင့်မှု အင်တာဖေ့စ်များသည် ချန်နယ်များစွာတွင် ကြားဖြတ်ထားသော အစုံလိုက်များနှင့်အတူ ဆက်တိုက်နှင့် ပက်ကက်လွှဲပြောင်းမှုများအတွက် ပိုမိုရှုပ်ထွေးသော ပရိုတိုကောများကို ပံ့ပိုးပေးနိုင်သည်။ Avalon streaming အင်တာဖေ့စ်သည် ရှုပ်ထွေးသောထိန်းချုပ်မှုယုတ္တိကိုအကောင်အထည်ဖော်ရန်မလိုအပ်ဘဲ ထိရောက်သော၊ အချိန်များစွာပေါင်းစပ်ထားသောအကောင်အထည်ဖော်မှုများကိုအောင်မြင်နိုင်စေမည့် multichannel ဒီဇိုင်းများကိုမူရင်းဖြင့်ထပ်တူပြုပါသည်။ Avalon streaming အင်တာဖေ့စ်များသည် ဒေတာပေးပို့ခြင်းကိုရပ်တန့်ရန် အရင်းအမြစ်တစ်ခုထံ အချက်ပြနိုင်သည့် စီးဆင်းမှုထိန်းချုပ်မှုယန္တရားဖြစ်သည့် backpressure ကို ပံ့ပိုးပေးပါသည်။ ၎င်း၏ FIFO ကြားခံများ ပြည့်နေချိန် သို့မဟုတ် ၎င်း၏ အထွက်တွင် ပိတ်ဆို့နေသည့်အခါ ဒေတာစီးဆင်းမှုကို ရပ်တန့်ရန် စုပ်ခွက်သည် ပုံမှန်အားဖြင့် backpressure ကို အသုံးပြုသည်။
ဆက်စပ်အချက်အလက်
Avalon Interface Specifications
4G Turbo-V Timing Diagrams
Codeblock 40 ဖြင့် Logic ရေးရန် Timing Diagram
IP-
- null 20 bits ကို ကော်လံ 0 မှ 19 တွင် နေရာချပြီး ကော်လံ 20 မှ ဒေတာဘစ်များကို ရေးသည်။
- 44 bits အားလုံးကို 6 clock cycles တွင် memory သို့ ရေးပါ။
- ကော်လံ ၂၈ မှ ၃၁ သို့ trellis termination bits များကိုရေးပါ။
- အတန်းတစ်ခုစီအတွက် လိပ်စာကို တိုးများရေးပါ။
- တစ်ကြိမ်လျှင် RAM 8 ခုအတွက် ဖွင့်ရန် အချက်ပြမှုကို ဖန်တီးပေးသည်။
IP သည် RAM တွင် filler bit များကိုမရေးပါ။ ယင်းအစား၊ IP သည် RAM အတွင်းရှိ filter bits များအတွက် နေရာကိုင်ဆောင်ထားခဲ့ပြီး NULL bits များကို ဖတ်ရှုခြင်းလုပ်ငန်းစဉ်အတွင်း output ထဲသို့ ထည့်သွင်းပေးသည်။ ပထမရေးသည် ကော်လံ 20 မှ စတင်သည်။
Codeblock 40 ဖြင့် Logic ဖတ်ရန် Timing Diagram
ဖတ်ရှုမှုတစ်ခုစီအတွက် နာရီစက်ဝန်းတစ်ခုတွင် 8 bits ကို သင်တွေ့မြင်ရသော်လည်း နှစ်ဘစ်သာ မှန်ကန်ပါသည်။ IP သည် ဤဘစ်နှစ်ခုကို shift register တွင်ရေးသည်။ IP သည် 8 bits အသွင်ဆောင်သောအခါ ၎င်းတို့ကို output interface သို့ ပို့ပေးသည်။
Codeblock 6144 ဖြင့် Logic ရေးရန် Timing Diagram
အဖြည့်ခံဘစ်များသည် ကော်လံ 0 မှ 27 အထိဖြစ်ပြီး ဒေတာဘစ်များသည် ကော်လံ 28 မှဖြစ်သည်။ IP-
- 6,148 bits အားလုံးကို 769 clock cycles တွင် memory သို့ ရေးပါ။
- ကော်လံ ၂၈ မှ ၃၁ သို့ trellis termination bits များကိုရေးပါ။
- အတန်းတစ်ခုစီအတွက် လိပ်စာကို တိုးများရေးပါ။
- တစ်ကြိမ်လျှင် RAM 8 ခုအတွက် ထုတ်ပေးသော write enable signal ကိုထုတ်ပေးသည်။
IP သည် RAM တွင် filler bit များကိုမရေးပါ။ ၎င်းအစား IP သည် RAM တွင် filter bits များအတွက် နေရာကို ကိုင်ဆောင်ထားမည်ဖြစ်ပြီး NULL bit များကို ဖတ်ရှုခြင်းလုပ်ငန်းစဉ်အတွင်း output ထဲသို့ ထည့်သွင်းပါ။ ပထမရေးသည် ကော်လံ ၂၈ မှ စတင်သည်။
Codeblock 6144 ဖြင့် Logic ဖတ်ရန် Timing Diagram
အဖတ်တစ်ဖက်စီတွင် 8 bits ပေးသည်။ 193rd အတန်းကိုဖတ်နေစဉ် IP သည် 8 bits ကိုဖတ်သော်လည်း bit တစ်ခုသာမှန်ကန်သည်။ IP သည် shift registers များဖြင့် ရှစ်ခုကို ပုံဖော်ပြီး နောက်ကော်လံမှ ဖတ်ရှုခြင်းဖြင့် ၎င်းတို့ကို ထုတ်ပေးသည်။
ထည့်သွင်းမည့် အချိန်ဇယား
Output Timing Diagram
4G Turbo-V Latency နှင့် ဖြတ်သန်းမှု
latency ကို ပထမ packet SOP ထွက်ရန် input first packet SOP အကြား တိုင်းတာသည်။ စီမံဆောင်ရွက်ချိန်ကို နောက်ဆုံးထုပ်ပိုး EOP ထုတ်ပေးရန် ပထမအထုပ် SOP အကြား တိုင်းတာသည်။
Downlink အရှိန်မြှင့်စက်
throughput သည် အဆင်သင့်ဖြစ်သဖြင့် IP သည် downlink accelerator သို့ input ကိုစုပ်ယူနိုင်သည့်နှုန်းဖြစ်သည်။
Downlink Accelerator Latency၊ Processing Time နှင့် throughput
အမြင့်ဆုံး အရွယ်အစားမှာ 6,144 နှင့် E အရွယ်အစားမှာ 11,522 ဖြစ်သည်။ ကုဒ်တုံး 13 ခုအတွက် လုပ်ဆောင်ချိန်ကို တိုင်းတာသည်။ နာရီအမြန်နှုန်းမှာ 300 MHz ဖြစ်သည်။
| K | E | ငံနေချိန် | လုပ်ဆောင်ချိန် | Input ဖြတ်သန်းမှု | ||
| (သံသရာ) | (ကျွန်ုပ်တို့) | (သံသရာ) | (ကျွန်ုပ်တို့) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
Latency နှင့် Processing Time တွက်ချက်ခြင်း။
- ပုံတွင် latency၊ processing time နှင့် throughput ကို တွက်ချက်ရန် လုပ်ငန်းစဉ်ကို ပြထားသည်။
K Size နှင့် Latency
K Size နှင့် Latency
- k=40 မှ 1408
Uplink Accelerator Latency နှင့် Processing Time
- အများဆုံးထပ်ကိန်းဂဏန်းဖြင့် = 6. နာရီအမြန်နှုန်းမှာ 300 MHz ဖြစ်သည်။
K E ငံနေချိန် လုပ်ဆောင်ချိန် (သံသရာ) (ကျွန်ုပ်တို့) (သံသရာ) (ကျွန်ုပ်တို့) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
Uplink Accelerator Latency နှင့် Processing Time
- အများဆုံးထပ်ကိန်းဂဏန်း = 8 ဖြင့်
| K | E | ငံနေချိန် | လုပ်ဆောင်ချိန် | ||
| (သံသရာ) | (ကျွန်ုပ်တို့) | (သံသရာ) | (ကျွန်ုပ်တို့) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| ဆက်ရန်… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
K Size နှင့် Latency
- max_iter=6 အတွက်
ပုံ 19. K Size vs Processing Time
- max_iter=6 အတွက်
K Size နှင့် Latency
- max_iter=8 အတွက်
K Size နှင့် Processing Time
- max_iter=8 အတွက်
4G Turbo-V Intel FPGA IP အသုံးပြုသူလမ်းညွှန်အတွက် စာရွက်စာတမ်း ပြန်လည်ပြင်ဆင်မှုမှတ်တမ်း
| ရက်စွဲ | IP ဗားရှင်း | Intel Quartus Prime Software ဗားရှင်း | အပြောင်းအလဲများ |
| 2020.11.18 | 1.0.0 | 20.1 | စားပွဲကို ဖယ်လိုက်သည်။ 4G Turbo-V စွမ်းဆောင်ရည်နှင့် အရင်းအမြစ်အသုံးချမှု |
| 2020.06.02 | 1.0.0 | 20.1 | ကနဦး ထုတ်ဝေမှု။ |
Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်များရယူပြီး။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။ *အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။
စာရွက်စာတမ်းများ / အရင်းအမြစ်များ
 |
intel 4G Turbo-V FPGA IP [pdf] အသုံးပြုသူလမ်းညွှန် 4G Turbo-V FPGA IP၊ 4G Turbo-V၊ FPGA IP |
